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CPLD在高速數據采集系統中的應用
- CPLD是復雜的PLD,專(zhuān)指那些集成規模大于1000門(mén)以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成,具有門(mén)電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅動(dòng)、內含ROM或FLASH(部分支持在系統編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且CPLD的邏輯單元功能強大,一般的邏輯在單元內均可實(shí)現,因而其互連關(guān)系簡(jiǎn)單,電路的延時(shí)就是單元本身和集總總線(xiàn)的延時(shí)(通常在數納秒至十數納秒),并且可以預測。所以CPLD比較適合于邏輯復雜、輸入變量多但對觸發(fā)器的需求量相對較
- 關(guān)鍵字: 高速 數據采集 CPLD
基于CPLD器件的單穩態(tài)脈沖展寬電路
- 在數字電路設計中,當需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時(shí),往往很快就想到利用54HC123或54HC4538等單穩態(tài)集成電路。這一方面是因為這種專(zhuān)用單穩態(tài)集成電路簡(jiǎn)單、方便;另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求不是很高。當對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求較高時(shí),采用常規的單穩態(tài)集成電路可能就比較困難了。眾所周知,專(zhuān)用單穩態(tài)集成電路中的寬度定時(shí)元件R、C是隨溫度、濕度等因素變化而變化的,在對其進(jìn)行溫度補償時(shí),調試過(guò)程相當繁瑣,而且,電路工作
- 關(guān)鍵字: 單穩態(tài) 脈沖 CPLD
基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現
- 為了實(shí)現PC機與CPLD的通信,進(jìn)行了相應的研究。分析了RS-232C通信協(xié)議,自定義了數據包傳輸格式。根據UART模塊工作狀態(tài)多的特點(diǎn),應用了有限狀態(tài)機理論進(jìn)行編程實(shí)現。為降低誤碼率,應用16倍頻技術(shù),實(shí)現了波特率為9 600 bit/s的串口通信。在Quartus II平臺上用VerilogHDL進(jìn)行編程,并通過(guò)了VC編寫(xiě)程序的數據傳輸的驗證。研究成果為工程上PC機與嵌入式系統數據傳輸的問(wèn)題提供了一種解決方法。
- 關(guān)鍵字: 有限狀態(tài)機 數據包 CPLD
FPGA設計開(kāi)發(fā)軟件Quartus II的使用技巧之: 典型實(shí)例-SignalTap II功能演示
- 本節旨在通過(guò)給定的工程實(shí)例——“正弦波發(fā)生器”來(lái)熟悉Altera Quartus II高級調試功能SignalTap II和Intent Memory Content Editor的使用方法。同時(shí)使用基于A(yíng)ltera FPGA的開(kāi)發(fā)板將該實(shí)例進(jìn)行下載驗證,完成工程設計的硬件實(shí)現。在本節中,將主要講解下面知識點(diǎn)。
- 關(guān)鍵字: QuartusII SignalTapII FPGA
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