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基于FPGA的片上可編程系統(SOPC)設計之：基于NIOS II的開(kāi)發(fā)設計流程

  • NIOS II使用NIOS II IDE集成開(kāi)發(fā)環(huán)境來(lái)完成整個(gè)軟件工程的編輯、編譯、調試和下載。在采用NIOS處理器設計嵌入式系統時(shí)，通常會(huì )按照以下步驟。
  • 關(guān)鍵字： 片上可編程系統  SOPC  FPGA  NiosII  

基于FPGA控制的動(dòng)態(tài)背光源設計方案

  • LCD 顯示離不開(kāi)背光源的輔助，而現在絕大多數顯示器采用恒定亮度背光源，存在顯示效果動(dòng)態(tài)模糊以及低對比度等問(wèn)題，并且耗能也較為嚴重。文章著(zhù)重敘述一種基于視頻內容逐幀分析，然后選擇最佳背光亮度的一種由FPGA 控制的動(dòng)態(tài)背光源設計方案。實(shí)驗采用的是TI 公司的TLC5947，具有多個(gè)輸出通道，可以適用于大規模顯示屏。
  • 關(guān)鍵字： RGB  背光  FPGA  

基于FPGA的片上可編程系統(SOPC)設計之：Altera公司的NIOS II解決方案

  • NIOS II是一個(gè)用戶(hù)可配置的通用RISC嵌入式處理器。Altera推出的NIOS II系列嵌入式處理器擴展了目前世界上最流行的軟核嵌入式處理器的性能。
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基于NiosII的工程爆破振動(dòng)數據采集控制器設計

  • 介紹了一種在工程爆破振動(dòng)數據采集中應用的控制器設計方案。系統采用Altera公司的FPGA作為主控制器芯片，其中集成控制邏輯單元與NiosII軟核嵌入式處理器二者結合成為單芯片控制器方案。
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基于FPGA的片上可編程系統(SOPC)設計之：基于FPGA的SOPC系統組成原理和典型方案

  • SoC即System On Chip，是片上系統簡(jiǎn)稱(chēng)。它是IC設計與工藝技術(shù)水平不斷提高的結果。SoC從整個(gè)系統的角度出發(fā)，把處理機制、模型算法、芯片結構、各層次電路直至器件的設計緊密結合起來(lái)，在單個(gè)（或少數幾個(gè)）芯片上完成整個(gè)系統的功能。所謂完整的系統一般包括中央處理器、存儲器以及外圍電路等。
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基于CPLD的SDRAM控制器的設計

  • SDRAM的讀寫(xiě)邏輯復雜，最高時(shí)鐘頻率達100 MHz以上，普通單片機無(wú)法實(shí)現復雜的SDRAM控制操作，復雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設計SDRAM接口控制模塊，簡(jiǎn)化主機對SDRAM的讀寫(xiě)控制。通過(guò)設計基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM，增加系統的存儲空間。
  • 關(guān)鍵字： 刷新時(shí)序  CPLD  SDRAM  

FPGA設計開(kāi)發(fā)軟件Quartus II的使用技巧之： 編譯及仿真工程

  • 可以使用Quartus II Simulator在工程中仿真任何設計。根據所需的信息類(lèi)型，可以進(jìn)行功能仿真以測試設計的邏輯功能，也可以進(jìn)行時(shí)序仿真。在目標器件中測試設計的邏輯功能和最壞情況下的時(shí)序，或者采用Fast Timing模型進(jìn)行時(shí)序仿真，在最快的器件速率等級上仿真盡可能快的時(shí)序條件。
  • 關(guān)鍵字： QuartusII  編譯  FPGA  仿真  

CPLD在高速數據采集系統中的應用

  • CPLD是復雜的PLD，專(zhuān)指那些集成規模大于1000門(mén)以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門(mén)電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅動(dòng)、內含ROM或FLASH(部分支持在系統編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且CPLD的邏輯單元功能強大，一般的邏輯在單元內均可實(shí)現，因而其互連關(guān)系簡(jiǎn)單，電路的延時(shí)就是單元本身和集總總線(xiàn)的延時(shí)(通常在數納秒至十數納秒)，并且可以預測。所以CPLD比較適合于邏輯復雜、輸入變量多但對觸發(fā)器的需求量相對較
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FPGA設計開(kāi)發(fā)軟件Quartus II的使用技巧之： 約束及配置工程

  • 設計好工程文件后，首先要進(jìn)行工程的約束。約束主要包括器件選擇、管腳分配及時(shí)序約束等。時(shí)序約束屬于較為高級的應用，通過(guò)時(shí)序約束可以使工程設計文件的綜合更加優(yōu)化。下面對這幾種約束方式進(jìn)行介紹。
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基于CPLD器件的單穩態(tài)脈沖展寬電路

  • 在數字電路設計中，當需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時(shí)，往往很快就想到利用54HC123或54HC4538等單穩態(tài)集成電路。這一方面是因為這種專(zhuān)用單穩態(tài)集成電路簡(jiǎn)單、方便；另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求不是很高。當對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求較高時(shí)，采用常規的單穩態(tài)集成電路可能就比較困難了。眾所周知，專(zhuān)用單穩態(tài)集成電路中的寬度定時(shí)元件R、C是隨溫度、濕度等因素變化而變化的，在對其進(jìn)行溫度補償時(shí)，調試過(guò)程相當繁瑣，而且，電路工作
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FPGA設計開(kāi)發(fā)軟件Quartus II的使用技巧之： LogicLock邏輯鎖定工具使用技巧

  • 邏輯鎖定方法學(xué)（LogicLock Methodology）內容就是在設計時(shí)采用邏輯鎖定的基于模塊設計流程（LogicLock block-based design flow），來(lái)達到固定單模塊優(yōu)化的目的。這種設計方法學(xué)中第一次引入了高效團隊合作方法：它可以讓每個(gè)單模塊設計者獨立優(yōu)化他的設計，并把所用資源鎖定。
  • 關(guān)鍵字： QuartusII  LogicLock  FPGA  邏輯鎖定工具  

基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現

  • 為了實(shí)現PC機與CPLD的通信，進(jìn)行了相應的研究。分析了RS-232C通信協(xié)議，自定義了數據包傳輸格式。根據UART模塊工作狀態(tài)多的特點(diǎn)，應用了有限狀態(tài)機理論進(jìn)行編程實(shí)現。為降低誤碼率，應用16倍頻技術(shù)，實(shí)現了波特率為9 600 bit／s的串口通信。在Quartus II平臺上用VerilogHDL進(jìn)行編程，并通過(guò)了VC編寫(xiě)程序的數據傳輸的驗證。研究成果為工程上PC機與嵌入式系統數據傳輸的問(wèn)題提供了一種解決方法。
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使用FPGA 控制VGA 顯示

  • 顯示器因為其輸出信息量大，輸出形式多樣等特點(diǎn)已經(jīng)成為現在大多數設計的常用輸出設備。在 FPGA 的設計中可以使用很少的資源，就產(chǎn)生 VGA 各種控制信號。這個(gè)示例在 RHicSP2200B FPGA 開(kāi)發(fā)板/學(xué)習板上使用 VGA 接口在顯示器上顯示了文字以及簡(jiǎn)單的圖形，可以作為VGA 顯示設計的參考，如果在使用這個(gè)例子的過(guò)程
  • 關(guān)鍵字： VGA  接口  FPGA  

FPGA設計開(kāi)發(fā)軟件Quartus II的使用技巧之： 典型實(shí)例-SignalTap II功能演示

  • 本節旨在通過(guò)給定的工程實(shí)例——“正弦波發(fā)生器”來(lái)熟悉Altera Quartus II高級調試功能SignalTap II和Intent Memory Content Editor的使用方法。同時(shí)使用基于A(yíng)ltera FPGA的開(kāi)發(fā)板將該實(shí)例進(jìn)行下載驗證，完成工程設計的硬件實(shí)現。在本節中，將主要講解下面知識點(diǎn)。
  • 關(guān)鍵字： QuartusII  SignalTapII  FPGA  

如何有效防止FPGA設計被克??？

  • 據估計，目前盛行的假冒電子產(chǎn)品已經(jīng)占到整個(gè)市場(chǎng)份額的10%，這一數據得到了美國反灰色市場(chǎng)和反假冒聯(lián)盟(AGMA)的支持。AGMA是由惠普、思科和其它頂級電子OEM公司組成的一個(gè)行業(yè)組織。據該組織估計，制造商因盜版造成的損失超過(guò)1000億美元，而對最終用戶(hù)來(lái)說(shuō)，信譽(yù)損毀和可靠性問(wèn)題帶來(lái)的隱性成本則更難以確定。
  • 關(guān)鍵字： AGMA  可編程邏輯  FPGA  
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