ISE 12設計套件開(kāi)啟FPGA生產(chǎn)力新時(shí)代

賽靈思公司(Xilinx)最新推出的ISE 12軟件設計套件，實(shí)現了具有更高設計生產(chǎn)力的功耗和成本的突破性?xún)?yōu)化。ISE 設計套件首次利用“智能”時(shí)鐘門(mén)控技術(shù)，將動(dòng)態(tài)功耗降低多達 30%。此外，該新型套件還提供了基于時(shí)序的高級設計保存功能、為即插即用設計提供符合 AMBA 4 AXI4 規范的IP支持，同時(shí)具備第四代部分重配置功能的直觀(guān)設計流程，可降低多種高性能應用的系統成本。

在為所有 Xilinx Virtex-6 和 Spartan-6 FPGA 產(chǎn)品系列提供全面生產(chǎn)支持的同時(shí)，ISE 12 版本作為業(yè)界唯一一款領(lǐng)域專(zhuān)用設計套件，不斷發(fā)展和演進(jìn)，可以為邏輯、數字信號處理 (DSP)、嵌入式處理以及系統級設計提供互操作性設計流程和工具配置。此外，賽靈思還在ISE 12套件中采用了大量軟件基礎架構，并改進(jìn)了設計方法，從而不僅可縮短運行時(shí)間，提高系統集成度，而且還能在最新一代器件產(chǎn)品系列和目標設計平臺上擴展 IP 互操作性。

賽靈思 ISE 設計套件高級市場(chǎng)營(yíng)銷(xiāo)總監 Tom Feist 指出：“賽靈思FPGA 為各種應用和市場(chǎng)領(lǐng)域成千上萬(wàn)的設計人員提供創(chuàng )新平臺。設計人員在他們的新一代產(chǎn)品中繼續不斷地采用賽靈思的 FPGA，因為借助我們的產(chǎn)品，他們能在縮減系統成本、降低功耗以及提高性能等要求方面實(shí)現最佳平衡。ISE 12設計套件專(zhuān)門(mén)為滿(mǎn)足設計者的上述目標進(jìn)行了優(yōu)化，包括通過(guò)功耗和成本方面的軟件創(chuàng )新，最大限度地發(fā)揮 Virtex-6 與 Spartan-6 器件及平臺的功能，并且顯著(zhù)提高了整體設計生產(chǎn)力。”

智能自動(dòng)化實(shí)現功率優(yōu)化

ISE 12設計套件推出了FPGA 業(yè)界首款帶自動(dòng)化分析與精細粒度（邏輯切片）優(yōu)化功能的智能時(shí)鐘門(mén)控技術(shù)。該功能專(zhuān)為減少轉換次數而開(kāi)發(fā)，而轉換次數正是降低數字設計動(dòng)態(tài)功耗的主要因素。上述技術(shù)的工作原理是，利用一系列獨特的算法來(lái)分析設計方案，以檢測每個(gè) FPGA 邏輯切片中轉換時(shí)不改變下游邏輯和互聯(lián)的順序元件（即“轉換”）。該軟件生成的時(shí)鐘啟用邏輯會(huì )自動(dòng)關(guān)閉邏輯切片級不必要的活動(dòng)，避免關(guān)閉整個(gè)時(shí)鐘網(wǎng)絡(luò )，這樣可以節省大量的功耗。

生產(chǎn)力更高，性能更強

ISE 12 設計套件的高級設計保存功能使設計人員能夠通過(guò)可重復使用的時(shí)序結果快速實(shí)現設計時(shí)序收斂。設計人員不僅能將設計方案進(jìn)行分區，集中精力滿(mǎn)足關(guān)鍵模塊所需的時(shí)序功能，而且還可在進(jìn)行其他部分的設計工作時(shí)將這些模塊鎖定，以保存其布局布線(xiàn)。為推出即插即用型 FPGA 設計，賽靈思正對開(kāi)放式 ABMA 4 AXI4 互聯(lián)協(xié)議上的 IP 接口進(jìn)行標準化，這既簡(jiǎn)化了賽靈思及第三方供應商提供的 IP集成工作，同時(shí)最大限度地提高了系統性能。為了高效映射于 FPGA 架構，賽靈思還與 ARM 公司共同定義了AXI4、AXI4-Lite 和 AXI4-Stream 規范。

部分重配置降低成本

桑迪亞國家實(shí)驗室嵌入式系統工程師 Jonathon Donaldson指出：“部分重配置功能對太空應用非常重要，它不僅能支持設備在軌‘升級’，而且還能大幅減少對抗輻射非易失存儲器的需求，這種存儲器通常非常昂貴而密度較低。自從部分重配置技術(shù)隨賽靈思 FPGA 誕生以來(lái)，我們就一直使用這種技術(shù)，而且對工具的質(zhì)量改進(jìn)很滿(mǎn)意。有關(guān)工具非常實(shí)用，幾乎適用于各種情況。ISE 設計套件最新版本則讓這些工具更加方便易用。”

部分重配置技術(shù)能在不中斷其它邏輯工作的情況下下載部分 bit 文件，從而動(dòng)態(tài)修改FPGA 邏輯塊。ISE 設計套件 12采用直觀(guān)接口，以及與用戶(hù)熟悉的標準 ISE 設計流程緊密結合的簡(jiǎn)化設計方法，從而使部分重配置技術(shù)能夠輕松運用于賽靈思 FPGA 器件中。ISE 部分重配置流程現在使用同樣的業(yè)經(jīng)驗證的賽靈思工具和方法，滿(mǎn)足時(shí)序收斂、設計管理與平面規劃以及設計保存的需求。

賽靈思公司亞太區市場(chǎng)及應用總監張宇清表示：“我們已經(jīng)看到Altera宣布它的下一代Stratix 5產(chǎn)品也將具有部分重配置功能，而賽靈思的部分重配置功能已經(jīng)是第四代了，這一功能可以提高系統的靈活性和減少系統的尺寸?，F在我們計劃為所有的Virtex-6客戶(hù)提供部分重配置功能，今年夏天擴展到所有Spartan-6客戶(hù)。”

他補充道，目前在國內已經(jīng)有通訊類(lèi)客戶(hù)在使用Xilinx的部分重配置功能，非通訊類(lèi)客戶(hù)目前用得還比較少，因為以前這個(gè)過(guò)程需要很多時(shí)間，這個(gè)要去做一些工作，不是那么容易，希望我們目前把這個(gè)功能的使用簡(jiǎn)化以后可以推廣到其它客戶(hù)，讓別的客戶(hù)也可以享受到，非通訊類(lèi)客戶(hù)對這個(gè)功能也非常感興趣。

由于支持第四代“即時(shí)”部分重配置技術(shù)，設計人員能在盡可能小型化的器件中集成多種高級應用，從而大幅降低系統成本與功耗。新一代有線(xiàn)光學(xué)傳輸網(wǎng)絡(luò ) (OTN) 解決方案的開(kāi)發(fā)人員實(shí)施一個(gè) 40G 多端口復用轉換器接口，相對于不支持部分重配置的器件而言所需的資源減少了三分之一。包括軟件無(wú)線(xiàn)電在內的眾多其它應用也受益于賽靈思 FPGA 按需重配置功能所提供的更高靈活性?xún)?yōu)勢。

立即啟動(dòng)設計工作

ISE 設計套件12創(chuàng )新技術(shù)將分階段推出，其中面向 Virtex-6 FPGA 設計的智能時(shí)鐘門(mén)控技術(shù)現已隨12.1版本推出；面向 Virtex-6 FPGA 設計的部分重配置技術(shù)將隨 12.2 版本推出；而 AXI4 IP 支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和綜合軟件協(xié)同工作。

此外，相對于前版而言，通過(guò)改進(jìn)嵌入式設計技術(shù)，12.1 版軟件的邏輯綜合平均速度提升2倍，大型設計實(shí)現運行時(shí)間縮短1.3倍。12.1版本軟件還為 Virtex-6 FPGA 多模無(wú)線(xiàn)電目標設計平臺、Spartan-6 FPGA 工業(yè)自動(dòng)化與工業(yè)影像目標設計平臺以及 Virtex-6 HXT FPGA 100G OTN 和包處理目標設計平臺（今年晚些時(shí)候推出）提供了擴展的并經(jīng)生產(chǎn)驗證的 IP。