基于LEON3處理器和Speed協(xié)處理器的復雜SoC設計實(shí)現*
作者：徐欣鋒 中國科學(xué)院微電子研究所專(zhuān)用集成電路與系統研究室
時(shí)間：2009-05-20
來(lái)源：電子產(chǎn)品世界
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3)由160個(gè)實(shí)數浮點(diǎn)乘法累加運算器組成40個(gè)復數乘法累加器陣列，1Mbit的雙口SRAM，8個(gè)512×32bit系數ROM，兩個(gè)直角到極坐標轉換電路，兩個(gè)對數變換電路及其它輔助電路和控制電路。
本文引用地址：http://dyxdggzs.com/article/94563.htm
圖1 Speed的內部模塊結構
Speed傳統的工作方式是通過(guò)片外FPGA輸入控制信號和待處理數據，這不僅增大了PCB板級布線(xiàn)、調試的工作量，而且FPGA不能用C等高級語(yǔ)言編程，算法改動(dòng)起來(lái)不靈活。另一方面，隨著(zhù)半導體工藝、微電子技術(shù)的發(fā)展，大規模的復雜SoC實(shí)現技術(shù)逐漸成熟，因此有必要將板級FPGA + Speed改進(jìn)為芯片級MCU + Speed，這樣既能實(shí)現真正的可編程增大靈活性，又能加快用戶(hù)開(kāi)發(fā)信號處理系統的速度。
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