Cadence與TSMC推出65納米混合信號/射頻參考設計

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(Nasdaq: CDNS)與全球最大的專(zhuān)業(yè)積體電路制造服務(wù)公司-臺灣積體電路制造股份有限公司(TWSE: 2330 , NYSE: TSM) (以下簡(jiǎn)稱(chēng)臺積公司)今日共同宣布推出業(yè)界第一款的混合信號/射頻參考設計”錦囊”(MS/RF RDK)。這款錦囊采用Cadence® Virtuoso®混合信號技術(shù)研發(fā)完成，可提供矽芯片特性行為模型(silicon-characterized behavioral models) 以及完整的教學(xué)內容，展示經(jīng)驗證的高效混合信號/射頻IC參考設計流程，協(xié)助實(shí)現更快的上市時(shí)間。新技術(shù)包括鎖相環(huán)電路(Phase Locked Loop) 噪聲敏感參考設計實(shí)例，能夠以準確、高效的方式預測相位噪聲(phase noise)。采用的技術(shù)包括Virtuoso定制設計平臺中的SKILL-based Pcells、QRC抽取，以及涵蓋Spectre® Circuit Simulator、Spectre RF與AMS Designer的Virtuoso多模仿真等。

　　完整的混合信號/射頻參考設計錦囊包含了相關(guān)文件、PLL電路實(shí)例以及經(jīng)驗證的流程教程，于2009年第二季公布在臺積公司線(xiàn)上客戶(hù)服務(wù)系統TSMC Online (http://online.tsmc.com )，提供給全球臺積公司六五納米客戶(hù)，使其充分了解完整的解決方案。 Cadence與臺積公司計劃于四月加州圣荷塞的TSMC技術(shù)研討會(huì )(TSMC Technology Symposium)、五月德國慕尼黑的CDNLive! EMEA用戶(hù)大會(huì )及7月的舊金山設計自動(dòng)化大會(huì )Design Automation Conference (DAC)中演示說(shuō)明整個(gè)流程。

　　「這款混合信號/射頻參考設計錦囊是TSMC與Cadence持續合作的完美例證，協(xié)助雙方客戶(hù)享受更迅速的上市時(shí)間，」TSMC設計架構行銷(xiāo)處資深總監莊少特表示：「面臨復雜的射頻混合信號設計挑戰，我相信這款參考流程以及輔助材料與實(shí)例，能夠為我們眾多的客戶(hù)提供令人滿(mǎn)意的支援?！?/p>

　　「在更廣大的定制與混合信號設計生態(tài)系統中，Cadence Virtuoso技術(shù)扮演了核心角色，」Cadence解決方案營(yíng)銷(xiāo)部集團總監Bill Heiser表示：「我們承諾與TSMC密切合作，持續強化半導體生態(tài)系統，協(xié)助我們的共同客戶(hù)因應克服最艱困的混合信號挑戰?！?/p>