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混合信號
混合信號 文章 進(jìn)入混合信號技術(shù)社區
什么是混合信號 IC 設計？
- 在之前的文章中，我們討論了需要具有高輸入阻抗的放大器才能成功地從壓電傳感元件中提取加速度信息。對于一些壓電加速度計，放大器內置在傳感器外殼中?，F代 IC 通常由來(lái)自各個(gè)領(lǐng)域的元素組成。還有各種片上系統 (SoC) 和系統級封裝 (SiP) 技術(shù)，包括單個(gè) IC 上的每個(gè) IC 設計域，或包含各種半導體工藝和子 IC 的封裝。本簡(jiǎn)介概述了典型混合信號 IC 設計流程中的步驟。在本文中，我們系列文章中短的一篇，我們將給出混合信號 IC 設計流程的視圖——同時(shí)具有模擬和數字電路的 IC 設計流程。數據轉換器——
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西門(mén)子推出 Symphony Pro 平臺，大幅擴展混合信號 IC 驗證能力
- · 西門(mén)子先進(jìn)的混合信號仿真平臺可加速混合信號驗證，助力提升生產(chǎn)效率多達10倍· Symphony Pro 支持 Accellera 和其他先進(jìn)的數字驗證方法學(xué)，適用于當今前沿的混合信號設計 西門(mén)子數字化工業(yè)軟件近日推出 Symphony? Pro 平臺，基于原有的 Symphony 混合信號驗證能力，進(jìn)一步擴展功能，以全面、直觀(guān)的可視化調試集成環(huán)境支持新的Accellera 標準化驗證方法學(xué)，使得生產(chǎn)效率比傳統解決方案提升
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Cadence與聯(lián)電合作開(kāi)發(fā)28納米HPC+工藝中模擬/混合信號流程的認證
- 聯(lián)華電子今（6日）宣布Cadence?模擬/混合信號（AMS）芯片設計流程已獲得聯(lián)華電子28納米HPC+工藝的認證。 透過(guò)此認證，Cadence和聯(lián)電的共同客戶(hù)可以于28納米HPC+工藝上利用全新的AMS解決方案，去設計汽車(chē)、工業(yè)物聯(lián)網(wǎng)（IoT）和人工智能（AI）芯片。 此完整的AMS流程是基于聯(lián)電晶圓設計套件（FDK）所設計的，其中包括具有高度自動(dòng)化電路設計、布局、簽核及驗證流程的一個(gè)實(shí)際示范電路，讓客戶(hù)可在28納米的HPC+工藝上實(shí)現更無(wú)縫的芯片設計。Cadence AMS流程結合了經(jīng)客制化確認的類(lèi)比
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以高整合度混合信號單片機實(shí)現橋式Force Sensor應用設計
- 1.?內容簡(jiǎn)介 在2015年，蘋(píng)果新一代的MacBook和Apple?Watch皆搭載壓力觸控感應技術(shù)，它被Apple稱(chēng)為Force?Touch，用戶(hù)每次按下觸摸板之后除了可以在屏幕看見(jiàn)視覺(jué)回饋，它同時(shí)能夠分辨出用戶(hù)點(diǎn)按的力度強弱來(lái)做出一系列的相關(guān)操控與應用。而本文將介紹以HY16F184內建高精密Sigma-delta?24?Bit?ADC搭配HDK?Force?Sensor來(lái)實(shí)現一個(gè)類(lèi)似Force?Touc
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手機RF和混合信號集成設計
- 一直以來(lái)，蜂窩電話(huà)都使用超外差接收器和發(fā)射器。但是，隨著(zhù)對包含多標準(GSM、cdma2000和W-CDMA)的多模終端的需求不斷增長(cháng)，直接轉換接收器和發(fā)射器架構變得日趨流行。在過(guò)去十年中，集成電路技術(shù)取得長(cháng)足發(fā)展，使得在單一芯片上集成各種不同的RF、混合信號和基帶處理功能成為可能。 一個(gè)典型的蜂窩收發(fā)器(見(jiàn)圖)包括RF前端、混合信號部分和實(shí)際的基帶處理部分。就接收器而言，通常的架構選擇包括直接轉換到直流、極低中頻(IF)和直接采樣。直接轉換到直流的方法會(huì )受直流偏移和低頻噪音干擾，而低IF可以減
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混合信號測試的開(kāi)關(guān)系統優(yōu)化
- 在研發(fā)和生產(chǎn)過(guò)程中進(jìn)行混合信號測量時(shí)，通常需要開(kāi)關(guān)系統來(lái)實(shí)現生產(chǎn)環(huán)境中多個(gè)器件的自動(dòng)化測試并加快測試過(guò)程。開(kāi)關(guān)系統作為實(shí)現測試系統高吞吐能力的一種工具，在對多個(gè)器件進(jìn)行混合信號測量時(shí)尤為重要。 然而，針對這種測試系統選擇和配置開(kāi)關(guān)硬件和軟件時(shí)有許多潛在的誤區。這些誤區可能會(huì )導致達不到最佳速度、測量錯誤、開(kāi)關(guān)壽命縮短及系統成本過(guò)高。因此，測試系統開(kāi)發(fā)人員需了解影響待測信號完整性錯誤的常見(jiàn)原因、影響吞吐能力的開(kāi)關(guān)配置、電纜連接錯誤以及可能會(huì )增加測試系統成本的開(kāi)關(guān)選型問(wèn)題。 錯誤的常見(jiàn)原因
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RF和混合信號設計的藝術(shù)與科學(xué)
- 在過(guò)去的幾十年中，混合信號集成電路(IC)設計一直是半導體行業(yè)最令人興奮、且在技術(shù)上最具挑戰的設計之一。在這期間，盡管半導體行業(yè)取得了不少的進(jìn)步，但是一個(gè)永恒不變的需求是保證我們所處的模擬世界能夠與可運算的數字世界實(shí)現無(wú)縫對接，當前無(wú)處不在的移動(dòng)環(huán)境和迅速崛起的物聯(lián)網(wǎng)(IoT)“再創(chuàng )新”的要求尤為如此。 當今全球半導體的市場(chǎng)份額約為3，200億美元，數字和存儲器IC約占這個(gè)市場(chǎng)的三分之二。摩爾定律(Moore‘s Law)和先進(jìn)的CMOS處理技術(shù)驅動(dòng)著(zhù)這些IC
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Silicon Labs公司推出Beta版Thread軟件
- -高性能模擬與混合信號IC領(lǐng)導廠(chǎng)商Silicon Labs(芯科實(shí)驗室有限公司)今天宣布推出針對預選客戶(hù)和生態(tài)系統合作伙伴的Beta版Thread軟件，這使得他們能夠加速基于IP網(wǎng)狀網(wǎng)絡(luò )的產(chǎn)品開(kāi)發(fā)計劃。作為T(mén)hread Group組織的創(chuàng )建者之一，Silicon Labs已經(jīng)成為面向互聯(lián)家居(Connected Home)新的基于IP網(wǎng)狀網(wǎng)絡(luò )軟件協(xié)議棧的定義和開(kāi)發(fā)的主要貢獻者。 Silicon Labs公司軟件工程副總裁Skip Ashton表示，“我們已經(jīng)根據最新的草案標準開(kāi)發(fā)了T
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混合信號示波器快速、精確測試嵌入式系統設計
- 摘要：嵌入式設計在各種各樣的先進(jìn)電子設備中發(fā)揮著(zhù)不可或缺的作用，包括從移動(dòng)電話(huà)和MP3播放器到醫療設備和工業(yè)控制系統。此外，處理器單元、各種模擬和數字功能塊也大量使用。當定時(shí)相關(guān)很關(guān)鍵時(shí)，在不同功能塊中同時(shí)進(jìn)行信號分析，是開(kāi)發(fā)和測試這類(lèi)系統面臨的主要挑戰。然而，羅德與施瓦茨公司(R&S) RTE混合信號示波器非常適合完成這項任務(wù)。 除了模擬通道，先進(jìn)的混合信號示波器也包括用來(lái)分析數字邏輯狀態(tài)和協(xié)議信息的數字通道。在對新模塊進(jìn)行初始化操作時(shí)，嵌入式設計開(kāi)發(fā)人員需要執行一系列各類(lèi)測量。除了串
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混合信號介紹
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