半導體標準化旨在解決EMC和三維封裝等問(wèn)題

　　針對半導體標準化活動(dòng)，電子信息技術(shù)產(chǎn)業(yè)協(xié)會(huì )(JEITA)半導體分會(huì )、半導體技術(shù)委員會(huì )、半導體封裝產(chǎn)品技術(shù)專(zhuān)門(mén)委員會(huì )舉行了08年度活動(dòng)報告會(huì )。

　　“如果不掌握半導體的EMC特性，確保電子產(chǎn)品的EMC性能，產(chǎn)品開(kāi)發(fā)就會(huì )變得非常困難”——基于這種危機感展開(kāi)的標準化活動(dòng)就是面向EMC模擬的標準化半導體建模。在EMC方面，產(chǎn)品廠(chǎng)商和半導體廠(chǎng)商在共享信息的基礎上，針對半導體的EMC特性的測定方法和建模的標準化意義重大?；顒?dòng)的目的是確立半導體EMC特性的評測方法和模擬建模方法，推動(dòng)EMC模擬工具的開(kāi)發(fā)。該委員會(huì )已經(jīng)向IEC提出了用以解析LSI產(chǎn)生的高頻噪聲傳導至印刷底板上時(shí)狀況的EMC特性建模，以及用數值模型表示半導體內部信息、隱藏設計信息的黑盒模型(Black Box Model)等。

　　報告會(huì )上，電裝公司從ASIC廠(chǎng)商的角度分析了EMC模型信息，并介紹了試制前問(wèn)題的修改實(shí)例。與修正前的方案相比，噪聲耐性提高至1.5倍。

　　在半導體封裝中，為了利用半導體后工序實(shí)現摩爾法則，各公司正在積極開(kāi)發(fā)三維封裝。同時(shí)，制定了PoP(package on package)層疊封裝的相關(guān)設計指南、翻轉測定方法及最大容許值的定義等。今后，需要通過(guò)層疊內存的更新、容量的標準化、內存的通用化及省略凸塊間距(Bump Pitch)轉接板來(lái)降低成本。

　　可靠性方面，制定了閃存的可靠性試驗規格等。比如公布了根據擦寫(xiě)次數緩和數據保存時(shí)間的想法。使用閃存時(shí)，擦寫(xiě)次數越多數據保存年數越少。實(shí)際使用中，如果擦寫(xiě)頻率較高，短時(shí)間內數據可以復原，因此即使數據保存年數較少也不是問(wèn)題。由于明確了最大擦寫(xiě)次數下的最長(cháng)數據保存時(shí)間，能夠讓用戶(hù)放心使用。另外，半導體元件的使用指南中追加修改了防EOS(電過(guò)載)損壞指南等。此前，因ESD(靜電氣放電)破損被產(chǎn)品廠(chǎng)商退回的半導體較多。因焊錫橋接和組裝后通電試驗時(shí)的錯誤等造成的EOS破損居多。內部調查結果顯示，大部分廠(chǎng)商認為ESD破損所占的比例為10%左右，而EOS破損所占的比例達到30%左右。

　　關(guān)于DRAM內存的標準化，面向2012年度確立DDR4規格，將從09年度開(kāi)始實(shí)施標準化作業(yè)。為此，08年度進(jìn)行了需求調查。結果顯示，設想用途依次為(1)視頻、(2)照片、(3)語(yǔ)音。對于內存的要求，希望降低耗電量的廠(chǎng)商較多。希望待機耗電量降至0.1mW以下，這是僅靠目前更新數據無(wú)法達到的水平。另外，為實(shí)現高速的隨機訪(fǎng)問(wèn)，希望執行時(shí)間小于30ns。內存的外形尺寸方面，部分便攜設備要求減薄至0.5mm以下，估計大概與現有的內存相當。