可編程單芯片系統的封裝問(wèn)題
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作者：Tarun Verma
時(shí)間：2005-09-21
來(lái)源：EDN電子設計技術(shù)
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可編程單芯片系統的封裝問(wèn)題
現今的復雜現場(chǎng)可編程門(mén)陣列（FPGA）正漸漸成為整個(gè)可編程系統的主角，這包括嵌入存儲器和處理器、專(zhuān)用I/O和多個(gè)不同的電源和地平面。為這些器件開(kāi)發(fā)封裝也面臨著(zhù)許多問(wèn)題，這對SOC產(chǎn)品是很常見(jiàn)的，對可編程單芯片系統（SOPC）是獨有的。 例如，可編程邏輯器件（PLD）廠(chǎng)商能夠讓客戶(hù)在其器件交付之前開(kāi)發(fā)和驗證他們的器件，這段時(shí)間通常是在第一個(gè)樣片交付前4到6個(gè)月。那么在這之前，整個(gè)產(chǎn)品的封裝必須確定下來(lái)。這些封裝情況包括管腳、電氣和 熱特性，這樣便于早期對板子進(jìn)行設計、時(shí)限設計和驗證、信號完整性分析和功率核算。
可編程邏輯廠(chǎng)商也為客戶(hù)提供了相同封裝和管腳的不同器件系列產(chǎn)品之間移植的能力，這樣能夠免除昂貴的重新制版費用。這種特性叫做垂直移植，通過(guò)封裝/籽芯布局優(yōu)化已經(jīng)被廣泛采用。這種能力需要預先開(kāi)發(fā)支持所需布線(xiàn)容量的相關(guān)基層技術(shù)。Altera是HDI（大容量互連）技術(shù)的早期用戶(hù)，現在仍繼續和這些供應商廣泛地合作，不斷地增強其功能，改善其性能。
最近可編程邏輯封裝的一個(gè)問(wèn)題是集成高速收發(fā)器。這些收發(fā)器正常工作對這些器件的封裝有一些其它的要求，包括讓抖動(dòng)最小的相等線(xiàn)對長(cháng)度和優(yōu)化傳輸線(xiàn)阻抗等。細微不均勻性的不利影響在超過(guò)3.125Gbps的速率下會(huì )變得很明顯。另外，信號的完整性在優(yōu)化的走線(xiàn)布局和整體電感的減小的情況下尤為突出，特別在來(lái)自多個(gè)電源和地平面的信號，更為明顯。所有這些因素是相互依賴(lài)的，其中之一微小的變化都會(huì )對其它造成不可預測的變化。
這些要求需要硅片封裝協(xié)同規劃和設計。在產(chǎn)品規劃階段要充分考慮硅封裝劃分和功率優(yōu)化的問(wèn)題。這種分析要在實(shí)際封裝產(chǎn)品交付之前數個(gè)月用全面的仿真來(lái)確定其封裝特性。整個(gè)的封裝設計現在是一個(gè)集成的交互的過(guò)程，它涉及到管腳布局、芯片布局和成本性能目標之間的優(yōu)化。這在封裝設計方法上是巨大的變革，在過(guò)去的四五年間封裝設計方法正悄悄地發(fā)展。
Altera擁有第一代收發(fā)器（2001年推出的Mercury FPGA系列）的經(jīng)驗，能夠為基于收發(fā)器FPGA的復雜仿真建立一套流程，為最近Stratix GX系列打下了堅實(shí)的基礎。那時(shí)，Altera的封裝工程師發(fā)現他們不得不開(kāi)發(fā)一種通用的固件和流程來(lái)滿(mǎn)足這些日益復雜封裝的機械和電氣需求。Altera的封裝工程師和硅設計工程團隊密切合作，使用不同廠(chǎng)商的工具開(kāi)發(fā)了封裝電路的電氣特性模型。這個(gè)模型在IC設計測試平臺中，能夠表明板子上封裝籽芯的全部狀態(tài)。這些模型包括球柵到傳輸線(xiàn)，傳輸線(xiàn)和傳輸線(xiàn)到電極的H-spice模型，以及球柵到電極性能的S參數模型。
這個(gè)過(guò)程讓Altera能夠在實(shí)際硅片完成之前的幾個(gè)月準確地預測Stratix GX器件的信號完整性。圖1是Stratix GX器件以3.125Gbps速率驅動(dòng)40英寸FR4板子的兩個(gè)眼圖，第一個(gè)是仿真眼圖（在硅片完成之前幾個(gè)月），第二個(gè)是實(shí)際的器件特性。
圖1說(shuō)明：左邊的眼圖是在Stratix GX器件的實(shí)際硅片交付之前仿真的信號完整性情況，而右邊的眼圖是實(shí)際測量的情況。通過(guò)準確的對這個(gè)工作情況進(jìn)行建模，Altera就能夠在Quartus II開(kāi)發(fā)工具中早早增加了對Stratix GX器件的支持，讓客戶(hù)在實(shí)際器件推出之前數個(gè)月開(kāi)始設計。
日益強調信號完整性是和客戶(hù)對管理功耗和板子面貼的考慮如適應不同封裝線(xiàn)頭的不同回流情況聯(lián)系在一起。無(wú)導線(xiàn)封裝為這些問(wèn)題增加了更多的麻煩。Altera為了解決這些問(wèn)題，開(kāi)發(fā)了無(wú)限單元方法的建模技術(shù)，用于預測板級工作情況。一般客戶(hù)的需求是在0-100
可編程邏輯廠(chǎng)商也為客戶(hù)提供了相同封裝和管腳的不同器件系列產(chǎn)品之間移植的能力，這樣能夠免除昂貴的重新制版費用。這種特性叫做垂直移植，通過(guò)封裝/籽芯布局優(yōu)化已經(jīng)被廣泛采用。這種能力需要預先開(kāi)發(fā)支持所需布線(xiàn)容量的相關(guān)基層技術(shù)。Altera是HDI（大容量互連）技術(shù)的早期用戶(hù)，現在仍繼續和這些供應商廣泛地合作，不斷地增強其功能，改善其性能。
最近可編程邏輯封裝的一個(gè)問(wèn)題是集成高速收發(fā)器。這些收發(fā)器正常工作對這些器件的封裝有一些其它的要求，包括讓抖動(dòng)最小的相等線(xiàn)對長(cháng)度和優(yōu)化傳輸線(xiàn)阻抗等。細微不均勻性的不利影響在超過(guò)3.125Gbps的速率下會(huì )變得很明顯。另外，信號的完整性在優(yōu)化的走線(xiàn)布局和整體電感的減小的情況下尤為突出，特別在來(lái)自多個(gè)電源和地平面的信號，更為明顯。所有這些因素是相互依賴(lài)的，其中之一微小的變化都會(huì )對其它造成不可預測的變化。
這些要求需要硅片封裝協(xié)同規劃和設計。在產(chǎn)品規劃階段要充分考慮硅封裝劃分和功率優(yōu)化的問(wèn)題。這種分析要在實(shí)際封裝產(chǎn)品交付之前數個(gè)月用全面的仿真來(lái)確定其封裝特性。整個(gè)的封裝設計現在是一個(gè)集成的交互的過(guò)程，它涉及到管腳布局、芯片布局和成本性能目標之間的優(yōu)化。這在封裝設計方法上是巨大的變革，在過(guò)去的四五年間封裝設計方法正悄悄地發(fā)展。
Altera擁有第一代收發(fā)器（2001年推出的Mercury FPGA系列）的經(jīng)驗，能夠為基于收發(fā)器FPGA的復雜仿真建立一套流程，為最近Stratix GX系列打下了堅實(shí)的基礎。那時(shí)，Altera的封裝工程師發(fā)現他們不得不開(kāi)發(fā)一種通用的固件和流程來(lái)滿(mǎn)足這些日益復雜封裝的機械和電氣需求。Altera的封裝工程師和硅設計工程團隊密切合作，使用不同廠(chǎng)商的工具開(kāi)發(fā)了封裝電路的電氣特性模型。這個(gè)模型在IC設計測試平臺中，能夠表明板子上封裝籽芯的全部狀態(tài)。這些模型包括球柵到傳輸線(xiàn)，傳輸線(xiàn)和傳輸線(xiàn)到電極的H-spice模型，以及球柵到電極性能的S參數模型。
這個(gè)過(guò)程讓Altera能夠在實(shí)際硅片完成之前的幾個(gè)月準確地預測Stratix GX器件的信號完整性。圖1是Stratix GX器件以3.125Gbps速率驅動(dòng)40英寸FR4板子的兩個(gè)眼圖，第一個(gè)是仿真眼圖（在硅片完成之前幾個(gè)月），第二個(gè)是實(shí)際的器件特性。
圖1說(shuō)明：左邊的眼圖是在Stratix GX器件的實(shí)際硅片交付之前仿真的信號完整性情況，而右邊的眼圖是實(shí)際測量的情況。通過(guò)準確的對這個(gè)工作情況進(jìn)行建模，Altera就能夠在Quartus II開(kāi)發(fā)工具中早早增加了對Stratix GX器件的支持，讓客戶(hù)在實(shí)際器件推出之前數個(gè)月開(kāi)始設計。
日益強調信號完整性是和客戶(hù)對管理功耗和板子面貼的考慮如適應不同封裝線(xiàn)頭的不同回流情況聯(lián)系在一起。無(wú)導線(xiàn)封裝為這些問(wèn)題增加了更多的麻煩。Altera為了解決這些問(wèn)題，開(kāi)發(fā)了無(wú)限單元方法的建模技術(shù)，用于預測板級工作情況。一般客戶(hù)的需求是在0-100
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