NAND閃存的下一個(gè)熱點(diǎn)：性能

　　利用50-40nm的工藝制程節點(diǎn)，NAND閃存密度已達到16 GB/D及超過(guò)2B/C多級單元（MLC）技術(shù)。盡管位元密度強勁增長(cháng)，但是NAND閃存的編譯能力一直停留在10MB/S范圍內。由于數字內容需要的增長(cháng)，公司更加重視改進(jìn)NAND閃存裝置的編譯和讀取性能，使其比特更高和性能更快，以滿(mǎn)足消費者的需要。再加上存儲產(chǎn)品價(jià)格急劇下降，高比特高性能已成為各個(gè)公司努力追求的方向。

        2008年國際固態(tài)電路會(huì )議的論文和2007年半導體觀(guān)察（SI）基于16GB的NAND閃存固態(tài)電路分析，都暗示了NAND在結構、性能、設計（挑戰3B/C的NAND發(fā)展）和工藝技術(shù)要求等領(lǐng)域的新發(fā)展趨勢。

新的體系結構

        2007至2008年間，NAND閃存設備和設計體系結構的變化是顯而易見(jiàn)的。2008年推出的三種設計都采用了所謂的全位線(xiàn)結構（ABL）。ABL通過(guò)將所有位線(xiàn)同時(shí)連接到頁(yè)面緩沖器來(lái)提高NAND閃存陣列性能。其性能是傳統體系結構計算吞吐量的3.4倍。這是一個(gè)大改善，由于新裝置的體系結構類(lèi)似， 56nm工藝制造技術(shù)可用于常規設備。在SLC模式，ABL結構可以進(jìn)一步增加編譯的吞吐量，達到60 MB/S。

        通過(guò)今年發(fā)布的3B/C設計顯示：一些挑戰必須通過(guò)增加每單元位數目實(shí)現。旋轉陣列結構（RAA）是用來(lái)壓制噪音陣列及改進(jìn)存儲器陣列配電。這是至關(guān)重要的3B/C設計，因為容納8個(gè)不同的區域于（如4反向2-bit/cell設計）一個(gè)閃存單元需要非常緊密的單元閾值電壓分布及精密傳感單元數據。 
 
　　　　　
　　　　　　　　56nm MLC，16千兆位NAND閃存與傳統結構。
　　　　　　　　　　　資料來(lái)源：半導體觀(guān)察
 
        把字線(xiàn)和位線(xiàn)控制信號靠近陣列和傳感閃存單元格數據，將字線(xiàn)電壓作為接地電壓。 3位設計采用了位線(xiàn)和字線(xiàn)電壓偏置跟蹤，從而提高傳感的準確性并且減少傳感時(shí)間，性能提高了20 % 。編譯速度達到8 MB /S，是MLC的80%，給設計帶來(lái)更多挑戰。這種設計創(chuàng )新為56nm16GB的NAND器件（ 142平方毫米）提供最小的芯片尺寸。

        基于3-bit/cell設計的NAND閃存器件，估計到2009年能占SanDisk/Toshiba產(chǎn)品線(xiàn)的一半。不過(guò)43 nm的MLC（ 2-bit/cell ）技術(shù)成本仍然低于56 nm的3-bit/cell技術(shù)。43納米MLC技術(shù)是每平方毫米數兆比特，效率高出18 ％。

40nm工藝制程的挑戰

        柵極感應漏極漏電（GIDL）成為使用40nm制造節點(diǎn)的一個(gè)重要問(wèn)題。應盡量減少GIDL對程序所造成的干擾。要做到這一點(diǎn)，可以引入兩個(gè)虛擬字線(xiàn)加到NAND結尾。為了彌補額外字線(xiàn)增加對芯片尺寸的要求，用較長(cháng)的NAND串（ 64 VS. 32 ）來(lái)改進(jìn)面積效率。較長(cháng)的NAND串也增加串電阻，這就要求在讀和編譯時(shí)進(jìn)行字線(xiàn)調制。這樣可以確保應用適當的字線(xiàn)電壓，取決于字線(xiàn)在NAND串中的位置：用較高的字線(xiàn)電壓水平作為存取單元放在串（位線(xiàn)）上方附近的 ，以補償串電阻。

電壓縮放

        在一個(gè)系統中，較低的Vcc對于小幾何結構、與其他器件的互操作性是比較理想的。不過(guò)，較低的操作電壓使得設計電荷泵變得很難，這是NAND閃存裝置至關(guān)重要的電路模塊。目前設計的43nm器件使用兩個(gè)不同的電壓：一個(gè)作為內部的運作，另一個(gè)為I/O運作。 43nm的設計采用了vcc為3.3伏和vccq為1.8伏。

同步DDR接口

        NAND型閃存已經(jīng)實(shí)現異步接口，而接口問(wèn)題被認為是NAND高性能應用的一個(gè)關(guān)鍵瓶頸。英特爾與美光公布了一款NAND閃存接口設計，它具有200 MB/S能力的DDR I/O接口。它基于開(kāi)放的NAND型閃存接口規格說(shuō)明（ONFI ）。

        使用四芯線(xiàn)組平面（或庫）架構和4n預取數據路徑這兩個(gè)DDR2 SDRAM的基本技術(shù)，該裝置可以支持異步接口和DDR2的同步接口。并用SLC技術(shù)來(lái)提高其編譯和讀取性能。證實(shí)了這一點(diǎn)字線(xiàn)的水平引用的一份文件，該裝置的設計。為達到我們的目的，用東芝的56納米16千兆位MLC器件（即相等于1 8千兆位彈針裝置）的共同點(diǎn)作為比較比較。

        東芝公司的16千兆位MLC器件比英特爾/美光的8千兆位SLC器件大7 ％。鑒于最小特征尺寸之間的工藝差（ 56-50 nm的） ，該四芯線(xiàn)組平面架構和DDR2預取數據路徑可以忽略不計。以及使用64-cell的NAND串來(lái)減小裸片整體面積和DDR2接口架空。在東芝的43納米設計中也使用兩個(gè)電源電壓：一個(gè)作為內部的運作，另一個(gè)作為I/O運作（ vcc = 3.3伏， vccq = 1.8伏或3.3 V ） 。

        而100MB/S的編譯速度是一個(gè)很高的性能水平，傳統的異步接口使用ABL架構（只有SLC模式）可達到60個(gè)MB/S。

        SLC的性質(zhì)決定了英特爾/美光的器件非常昂貴，尤其是在消費性應用。截至2008年5月， 8千兆位的SLC NAND型器件幾乎比16千兆位的MLC NAND型器件貴了50 ％。如固態(tài)驅動(dòng)器、游戲控制臺和服務(wù)器等高高端應用，或許會(huì )成為該新器件的初步目標。

        也許，基于MLC的支持，一個(gè)基于高預取的更細分的銀行體系結構將在NAND閃存器件與DDR接口的價(jià)格和性能取一個(gè)最佳點(diǎn)。

        ABL架構、基于DDR接口的quad-bank結構， 64-cell的NAND串，采用虛擬字線(xiàn)的NAND串，電路設計的創(chuàng )新，周密布局的主電路模塊和良好的電壓分配將會(huì )是在2008年年初宣布一些NAND閃存的創(chuàng )新設計，。

        基于DDR2接口的NAND閃存器件（ONFI）似乎提供更高的性能，但將需要更多的架構和電路改進(jìn)，包括架構的進(jìn)一步細分（更多庫或平面） ，以支持更符合成本效益的MLC NAND技術(shù)。