基于FPGA的神經(jīng)元自適應PID控制器設計

摘    要：本文提出了一種用FPGA實(shí)現神經(jīng)元自適應PID控制器的方案，采用modelsim 5.6d進(jìn)行仿真驗證并在Synplify Pro 7.1平臺上進(jìn)行綜合，結果表明該方案具有運算速度快、精度高和易于實(shí)現的特點(diǎn)。
關(guān)鍵詞：神經(jīng)元；PID；FPGA；BP神經(jīng)網(wǎng)絡(luò )

引言
迄今為止，PID控制器因其具有結構簡(jiǎn)單、容易實(shí)現等特點(diǎn)，仍是實(shí)際工業(yè)過(guò)程中廣泛采用的一種比較有效的控制方法。但當被控對象存在非線(xiàn)性和時(shí)變特性時(shí)，傳統的PID 控制器往往難以獲得滿(mǎn)意的控制效果。神經(jīng)網(wǎng)絡(luò )以其強大的信息綜合能力為解決復雜控制系統問(wèn)題提供了理論基礎，許多學(xué)者也通過(guò)軟件仿真的形式驗證了神經(jīng)網(wǎng)絡(luò )控制的可行性并提出了一些新的算法，但由于目前沒(méi)有相應的硬件支持，只通過(guò)軟件編程，利用串行方法來(lái)實(shí)現神經(jīng)網(wǎng)絡(luò )控制必然導致運算速度低，難以保證實(shí)時(shí)控制。FPGA結構靈活、通用性強、速度快、功耗低，用它來(lái)構造神經(jīng)網(wǎng)絡(luò )，可以靈活地實(shí)現各種運算功能和學(xué)習規則，并且設計周期短、系統速度快、可靠性高。
本文主要介紹了用FPGA實(shí)現單神經(jīng)元自適應PID控制器的方法，并對基于BP神經(jīng)網(wǎng)絡(luò )整定的PID控制器的FPGA設計做了概述。
神經(jīng)元自適應PID控制器的
基本原理和算法
單神經(jīng)元PID控制器的結構
三輸入單神經(jīng)元模型如圖1所示。其中x1，x2，x3是輸入量，w1、w2、w3是對應的權值，K為比例系數。取神經(jīng)元輸入為：

式中：e(k)是誤差；nr(k)為輸入；n(k)為輸出反饋。
神經(jīng)元輸出量為：

與傳統PID控制器經(jīng)離散處理后的增量表達式
苪(k)=kie(k)+kp(e(k)-e(k-1)+kd(e(k)-2e(k-1)+e(k-2))
比較而知，圖1是用單神經(jīng)元實(shí)現了自適應PID控制，權值w1、w2、w3分別對應于傳統PID控制器的ki，kp和kd。
學(xué)習算法
經(jīng)過(guò)大量的實(shí)際應用，實(shí)踐表明PID參數的在線(xiàn)學(xué)習修正主要與芿(k)和e(k)有關(guān)。因此可將單神經(jīng)元自適應PID控制算法中的加權系數學(xué)習修正部分進(jìn)行修改，改進(jìn)后的算法如下：

本文里用FPGA實(shí)現的單神經(jīng)元學(xué)習算法就采用了這種基于改進(jìn)規則的方法。

神經(jīng)元算法在FPGA
上的實(shí)現
FPGA上浮點(diǎn)數的運算
浮點(diǎn)加、減、乘、除運算單元
的設計
神經(jīng)元PID算法離不開(kāi)浮點(diǎn)運算，浮點(diǎn)運算在高級語(yǔ)言中使用很方便，但是通過(guò)硬件來(lái)實(shí)現就比較復雜，所以大多數的EDA軟件目前還不支持浮點(diǎn)運算，浮點(diǎn)運算器件只能自行設計，其中主要考慮的是運算精度、運算速度、資源占用以及設計復雜度。
浮點(diǎn)數的加法和減法需要經(jīng)過(guò)對階、尾數運算、規格化、舍入操作和判斷結果正確性5個(gè)步驟，其設計原理圖如圖2所示，整個(gè)運算過(guò)程由op_state狀態(tài)機控制，op輸入端決定運算法則(0為加法，1為減法)，a、b兩端分別輸入24位浮點(diǎn)數格式的加數和被加數，經(jīng)過(guò)float_add_minus模塊的對階、尾數加(減)、舍入操作和判斷結果正確性四步運算，再由result_ normalization模塊規格化處理后輸出。
浮點(diǎn)乘法相對比較簡(jiǎn)單，兩個(gè)浮點(diǎn)數相乘，其乘積的階碼是兩個(gè)數的階碼之和，乘積的尾數是兩個(gè)數尾數的乘積，符號是相乘數符號的異或，結果一樣需要規格化。
同理，浮點(diǎn)除法運算中，商的階碼是兩個(gè)數的階碼之差(被除數減除數)，商的尾數是兩個(gè)數尾數的商，符號是兩個(gè)數符號的異或，注意這里結果的規格化與以往不同，是向右規格化操作。
由于篇幅所限，本文在此不再給出乘法器和除法器的詳細設計圖，在具體實(shí)現中，乘法器的尾數乘積運算采用了booth算法，除法器的尾數相除運算采用了移位相減的方法。
二進(jìn)制與十進(jìn)制浮點(diǎn)數相互
轉換電路的設計
系統輸入值、從傳感器反饋回來(lái)的系統輸出值以及送給DAC的輸出控制量都不是上述二進(jìn)制的浮點(diǎn)數類(lèi)型，因此就需要能夠將兩種類(lèi)型的數據進(jìn)行相互轉換的電路。完成二進(jìn)制浮點(diǎn)數轉換成十進(jìn)制浮點(diǎn)數的全部操作所需要的時(shí)鐘數取決于二進(jìn)制浮點(diǎn)數的大小，最少232個(gè)，最多1069個(gè)；而十進(jìn)制浮點(diǎn)數轉換成二進(jìn)制浮點(diǎn)數時(shí)，不論浮點(diǎn)數的大小，都只需要194個(gè)時(shí)鐘周期。
神經(jīng)元算法在FPGA上的實(shí)現
有了以上加、減、乘、除浮點(diǎn)運算模塊以及進(jìn)制轉換模塊，要實(shí)現神經(jīng)元算法只需合理地把他們組織到一起。在FPGA里，是通過(guò)一個(gè)狀態(tài)機來(lái)完成這一功能的。狀態(tài)轉換圖如圖3所示，在圖中每個(gè)標有計算字樣的狀態(tài)里，所有運算都是并行完成的，大大節省了運算時(shí)間。圖中的START信號可以由微控制器給出，需要注意的是，并不只是在最后的狀態(tài)里START=0才使狀態(tài)機復原到IDLE狀態(tài)，實(shí)際情況是，任意時(shí)刻只要START=0，狀態(tài)機都會(huì )復原。這一點(diǎn)由于篇幅所限沒(méi)能在圖上標示出來(lái)，在此做一簡(jiǎn)要說(shuō)明。
使用 Synplify Pro 7.1在Xilinx Virtex2 XC2V1500fg676-4上實(shí)現了該系統的綜合，時(shí)鐘頻率為98.4MHz，LUT資源占用率為76%。

基于BP神經(jīng)網(wǎng)絡(luò )整定的PID
控制器的FPGA設計概述
基于BP(Back Propagation)網(wǎng)絡(luò )的PID控制系統參數整定結構如圖4所示，控制器由兩部分構成：
(1) 經(jīng)典的PID控制器：直接對被控對象進(jìn)行閉環(huán)控制，三個(gè)參數kp、ki、kd為在線(xiàn)調整方式；
(2)神經(jīng)網(wǎng)絡(luò )：根據系統的運行狀態(tài)，調節PID控制器的參數，以期達到某種性能指標的最優(yōu)化。即使輸出層神經(jīng)元的輸出狀態(tài)對應于PID控制器的三個(gè)可調參數kp、ki、kd，通過(guò)神經(jīng)網(wǎng)絡(luò )的自學(xué)習、加權系數調整，使神經(jīng)網(wǎng)絡(luò )的輸出對應于某種最優(yōu)控制率下的PID控制器參數。
用FPGA實(shí)現BP神經(jīng)網(wǎng)絡(luò )，除了各個(gè)浮點(diǎn)運算模塊之外，還需要實(shí)現隱層神經(jīng)元的活化函數——正負對稱(chēng)的Sigmoid函數：

和輸出層神經(jīng)元的活化函數——非負的Sigmoid函數：

其中超越函數ex的實(shí)現，常用的有兩大類(lèi)：一是多項式迭代，該方法實(shí)現速度快，但需要乘法器，當計算精度較高時(shí)，硬件成本大；二是移位加迭代，此方法只需加法器，結構簡(jiǎn)單易于實(shí)現，但實(shí)現速度慢。參考文獻2中還提到了一種采用分段線(xiàn)性化的方法，雖然實(shí)現容易，但是精度較低。筆者擬在現有浮點(diǎn)四則運算模塊的基礎上，采用指數函數冪級數展開(kāi)式前n項和的形式實(shí)現超越函數ex。這雖然也是采用了多項式迭代的方式，但采用FPGA實(shí)現，可以在保證精度的前提下，減少硬件成本。有了這一模塊后，經(jīng)過(guò)合理安排BP算法的運算順序，就可以在FPGA上實(shí)現基于BP神經(jīng)網(wǎng)絡(luò )整定的PID控制器了。

結語(yǔ)
當今神經(jīng)網(wǎng)絡(luò )的應用大多以軟件方式完成核心算法，但受限于微處理器(或DSP)工作頻率太慢或PC機體積較大的弱點(diǎn)，難以大規模應用。鑒于此，本文提出了一種基于FPGA、以硬件方式完成神經(jīng)網(wǎng)絡(luò )算法的方案，在保證運算精度的前提下，運算速度可比同頻率的處理器以軟件方式實(shí)現快上百倍。另外，文中各個(gè)浮點(diǎn)運算模塊的實(shí)現還有一些有待優(yōu)化的地方，因此可以在硬件資源上更為節省。由此可見(jiàn)，硬神經(jīng)網(wǎng)絡(luò )是解決其學(xué)習速度慢、滿(mǎn)足實(shí)時(shí)控制需要的必由之路?！?/p>

參考文獻
1 陶永華主編. 新型PID控制系統及其應用(第2版). 北京：機械工業(yè)出版社，2002
2 YJ Chen and WP du Plessis. Neural Network Implementation on a FPGA. Proceedings of the IEEE Africon 2002 Conference, IEEE, p337-p342