IBM矢志于2020年實(shí)現CNT電晶體

　　過(guò)去二十幾年來(lái)，IBM已經(jīng)為制作1.4nm的微型碳奈米管?chē)L試過(guò)幾乎每一種可能性了，期望能找到延續矽電晶體通道的方法。時(shí)至今日，最小的矽電晶體已經(jīng)達到原子極限了——例如，4nm矽電晶體通道約由20個(gè)原子組成。為了進(jìn)展到下一個(gè)矽晶世代，除了各種缺陷和摻雜不均的問(wèn)題以外，業(yè)界還面臨著(zhù)矽電晶體尺寸進(jìn)一步縮小的挑戰。如果IBM或其他廠(chǎng)商——事實(shí)上，中國現正主導碳奈米管的研究——能夠實(shí)現最佳化的1.4nm電晶體通道，那么摩爾定律(Moore’slaw)就能再持續向前進(jìn)展;否則的話(huà)，業(yè)界就得再發(fā)展出一種全新的模式。

　　奈米管電晶體專(zhuān)家IBM院士PhaedonAvouris最近從電漿與光子學(xué)方面找到了探索的新方向。奈米管研究團隊則由紐約YorktownHeights華生研究實(shí)驗室的WilfriedHaensch帶領(lǐng)。Haensch正面臨著(zhù)同樣一直困擾Avouris的問(wèn)題——如何將這種不可思議的微小元件導入電晶體通道。在IBM分子組裝與元件部門(mén)總監JamesHannon的協(xié)助下，Haensch找到了幾種新方法。

　　其中一種的新想法是在一個(gè)電晶體通道中使用多個(gè)碳奈米管，而不是只依賴(lài)于單一碳奈米管來(lái)實(shí)現部份工作。在進(jìn)行模擬作業(yè)時(shí)，研究人員們以8nm間距平行排列了6個(gè)1.4nm寬與30nm長(cháng)的奈米管。兩端嵌入于碳奈米管的源極與汲極，并在堆疊底部留下懸浮于閘電極上的10nm通道。接下來(lái)的模擬作業(yè)將以化學(xué)方式標注基底與奈米管使其準確對齊，然后再蝕除化學(xué)材料完成最終晶片——IBMPower7。

　　Haensch認為：「六管元件結構來(lái)自于塑造整個(gè)微處理器性能的最佳化過(guò)程，在此模擬作業(yè)中所實(shí)現的是IBMPower7晶片。最佳化器改變了元件的布局，包括布線(xiàn)以及預測系統的性能?！?/p>

　　由于國際半導體技術(shù)藍圖(ITRS)要求必須在2019年達到5nm節點(diǎn)，因此，IBM公司設定的目標是在2020年以前實(shí)現碳奈米管電晶體(CNT)。

　　IBM最近制作出具有多達10,000個(gè)CNT的電路。根據該設計的模擬作業(yè)預測，其性能可較矽晶更快5倍。

　　Haensch指出：「該元件每通道可整合5-6個(gè)約1.4nm的CNT。直徑的選擇根據所需的能隙而定。為了實(shí)現超越矽晶的性能優(yōu)勢，元件必須做得更小。根據該模式顯示我們需要約8nm的奈米管間距(CNT-CNT的距離)。通道(或閘極)長(cháng)度(Lg)約為10nm，源極(S)與汲極(D)觸點(diǎn)則約為10nm長(cháng)。LBG是指本地底部閘極。即控制通道傳導的電極。我們已經(jīng)以不到10nm通道長(cháng)度打造元件了，由于圖案形成方法的限制，很難達到10nmCNT間距的要求，但我們所發(fā)布的結果則采用了200nmCNT間距。我們還打造出具有2、3、4、6個(gè)CNT的多CNT元件。正如預期的電流較大，但由于通道中多CNT的平均效應，使得元件的可變性降低?！?/p>

　　根據Haensch表示，目前還必須克服幾項障礙，才能符合2020年的最后期限，其中最重要的是分離金屬奈米管中的半導體，但這個(gè)問(wèn)題從二十多年前起就一直無(wú)法解決。

　　Haensch說(shuō)：「成功實(shí)現CNTVLSI技術(shù)的主要障礙在于碳奈米管的純度與位置控制。為了解決這兩項挑戰，IBM在以化學(xué)標記定義的晶圓預定位置上沈積高純度的碳奈米管。這種方式由于消除了金屬CNT，使得隨機特性明顯降低，更有利于控制整個(gè)晶圓上的CNT分布?！?/p>

　　IBM致力于達到2020年最后期限的目標，但也坦承必須克服所有的主要障礙，才能使計劃持續至2020年以后。屆時(shí)，其他如自旋電子學(xué)等目前還不夠成熟的技術(shù)，也可望超越碳奈米管的研究。