原子頻標中AD9852芯片的應用

　　在綜合器的研發(fā)工作中，實(shí)際采用了一微處理器與AD9852配合使用，構成綜合模塊。微處理器完成產(chǎn)生同步鑒相參考脈沖與79Hz鍵控調頻方波信號的功能，通過(guò)將微處理器產(chǎn)生的方波信號引入DDS的鍵控調頻引腳，由DDS產(chǎn)生5.3125MHz鍵控調頻信號，經(jīng)濾波后，送入后續混合電路環(huán)節中。

　　物理機制

　　在一臺實(shí)際的被動(dòng)型銣原子頻標中，由于各種因素的影響，原子譜線(xiàn)不可能是絕對對稱(chēng)的，盡管壓控晶振的頻率輸出經(jīng)射頻倍頻、綜合、微波倍頻混頻后獲得的實(shí)際頻率可以精確等于譜線(xiàn)的峰值頻率，但由于實(shí)際譜線(xiàn)不對稱(chēng)，經(jīng)過(guò)伺服環(huán)路對量子系統輸出鑒頻信號的處理后，輸出的糾偏電壓中就具有調頻頻率的基波分量，該基波分量是一個(gè)偽誤差電壓，會(huì )使壓控晶振頻率拉偏，如圖1所示。

　　圖1 量子系統鑒頻輸出示意圖

　　若方波調頻的深度保持不變，則這個(gè)頻移量也不變，但是由于傳統銣頻標中采用了變容二級管調制電路，變容二級管是溫敏元件，環(huán)境溫度變化時(shí)，不可避免地將造成方波調頻深度發(fā)生變化。顯然，當方波調頻的深度增加時(shí)，附加頻移量增加;當方波調頻的深度減小時(shí)，附加頻移量減小。因此，銣頻標中的譜線(xiàn)不對稱(chēng)，將會(huì )通過(guò)調制電路給銣頻標帶來(lái)溫度系數。故在設計時(shí)，將調制電路從變容二極管調制方式改為DDS鍵控調頻調制方式。

　　直接頻率合成

　　AD9852主要由參考頻率源、相位累加器、波形存儲器(正弦函數功能表)、數模轉換器及低通濾波器組成。參考頻率源為DDS提供工作時(shí)鐘頻率，DDS輸出的合成信號的頻率穩定度在不考慮內部諸如附加相位噪聲等環(huán)節的影響時(shí)，和參考頻率源是一樣的。

　　在頻率變換器件中，100Hz和1kHz處的相噪是比較關(guān)鍵的技術(shù)指標，對用DDS做成的綜合器而言，它取決于DDS輸出信號的相噪、濾波環(huán)路的性能以及放大電路的附加相噪等，其后兩項是根據實(shí)際設計的濾波及放大電路決定的，對于第一項則取決于實(shí)際采用的芯片種類(lèi)。圖2為一款DDS的輸出相噪圖。

　　圖2 DDS相噪對比圖

　　由圖2可見(jiàn)，采用內部倍頻的方式在偏離1kHz、輸出5MHz時(shí)相噪為﹣140dBc/Hz;若直接采用300MHz的時(shí)鐘時(shí)，相噪的性能在偏離1kHz時(shí)為﹣142dBc/Hz。因此，為了提高DDS輸出信號的相噪性能，采用外部倍頻法是一個(gè)比較好的選擇，即把輸入時(shí)鐘信號在外部進(jìn)行N倍頻后加到DDS上。

　　DDS在使用時(shí)，要通過(guò)微處理器或CPLD對其信號、數據進(jìn)行管理控制來(lái)實(shí)現具體應用中所需要的若干功能，圖3為我們選用的一款DDS芯片外圍電路示意圖。

　　圖3 DDS外圍電路原理圖

　　其中，MCLK引腳接外部時(shí)鐘源，使DDS的IOUT引腳輸出端頻率信號的穩定度與外部時(shí)鐘源一致。對于內部沒(méi)有PLL倍頻環(huán)節的DDS芯片，通常MCLK端輸入時(shí)鐘源的頻率應高于IOUT端輸出信號頻率的4倍。如輸出信號頻率為5.3125MHz，那么MCLK時(shí)鐘端的信號頻率應該大于20MHz，以期望得到更好的相位噪聲，通過(guò)外部濾波電路后，可得到比較純凈的信號譜。FSELECT為鍵控調頻信號輸入端，也就是我們的調制方波79Hz信號輸入端，我們使用的DDS內部有兩個(gè)頻率控制寄存器，通過(guò)編程的方式將預先設置好的頻率值F0、F1保存在寄存器中，當FSELECT端有有方波信號輸入時(shí)(即電平上升沿或下降沿轉換)，DDS的IOUT端將會(huì )隨之分別從頻率控制寄存器中讀出F1或F0的值作為輸出，并且會(huì )保障頻率信號在切換時(shí)相位無(wú)變化。PSEL1、PSEL0為兩路信號頻率F1、F0的相位調節端，在應用中，如果需要保持F1、F0在切換時(shí)的相位連續，需要在設計中直接將PSEL1、PSEL0接地。DDS與外界通訊的時(shí)序是通過(guò)引腳FSYNC、SCLK、SDATA來(lái)完成的，其串行通訊的時(shí)序如圖4所示。

　　圖4 DDS串行通訊時(shí)序示意圖

　　當FSYNC為高電平時(shí)，SCLK、SDATA引腳為高阻狀態(tài)。當FSYNC為低電平時(shí)，DDS將處于通訊狀態(tài)。此時(shí)引腳SCLK有一下降沿的脈沖時(shí)，將使掛在數據總線(xiàn)SDATA上的DATA寫(xiě)入DDS數據緩沖區，直至最終一個(gè)DATA寫(xiě)入時(shí)，DDS將根據引腳FSELECT上的狀態(tài)選擇F1或F0作為IOUT端的輸出。