大容量電池充放電管理模塊MOSFET選型及應用

作者簡(jiǎn)介：劉松，男，武漢人，碩士，現任職于萬(wàn)國半導體元件有限公司應用中心總監，主要從事開(kāi)關(guān)電源系統、電力電子系統和模擬電路的應用研究和開(kāi)發(fā)工作。獲廣東省科技進(jìn)步二等獎1項，發(fā)表技術(shù)論文60多篇。E-mail: songliu@aosmd.com。

0   引言

鋰離子電池包內部的電芯和輸出負載之間要串聯(lián)功率MOSFET，使用專(zhuān)用的IC 控制MOSFET 的開(kāi)關(guān)，從而對電芯的充、放電進(jìn)行管理。在消費電子系統中，如手機電池包、筆記本電腦電池包等，帶有控制IC、功率MOSFET 管以及其他電子元件的電路系統稱(chēng)為電池充放電保護板（protection circuit module，PCM）。離子電池的容量從早期的600 mA·h， 到現在高達10 000 mA·h，為了實(shí)現更快的充電速度，降低充電時(shí)間，通常采用提高電流、使用大電流充電的快充技術(shù)，另外，大容量鋰離子電池在生產(chǎn)線(xiàn)和使用過(guò)程中，還有一些特定的技術(shù)要求，所有這些因素都對大容量鋰離子電池包充、放電管理的功率MOSFET 提出了嚴格的技術(shù)設計挑戰。^[1-2]

1   功率MOSFET的配置方式

在電池充放電保護板PCM 中，充、放電分別使用1 顆功率MOSFET，背靠背串聯(lián)起來(lái)。MOSFET 背靠背串聯(lián)的方式有2 種：1 種是2 顆漏極連接在一起；另1 種是2 顆源極連接在一起。MOSFET 放置的位置也有2 種方式：①放在電池的負端，也就是所謂的“地端”、低端（low side）；②放在電池的正端，高端（high side）。MOSFET 連接的不同方式以及放在不同位置各有優(yōu)缺點(diǎn)，對應系統的不同要求。

PCM 需要低的導通電阻，同時(shí)要控制成本，通常采用N 溝道MOSFET。P 溝道率MOSFET 放在高端驅動(dòng)簡(jiǎn)單靈活，少量的應用也會(huì )采用。但是，其導通電阻很難做低，成本高，選擇和供應廠(chǎng)家也受限，因此，N溝道MOSFET 依然是主流的方案。如果MOSFET 有非常嚴格的體積和尺寸要求，需要將2 個(gè)MOSFET 集成到1 個(gè)芯片上，通用功率MOSFET 是垂直結構，襯底是漏極D，因此，使用漏極的背靠背結構就可以采用這樣的工藝。

2 顆N 溝道功率MOSFET 放在地端，或電源端（高端），漏極背靠背連接在一起，是PCM 常用的2 種方案，如圖1 所示。前者驅動(dòng)簡(jiǎn)單，后者因為MOSFET 的源極電壓浮動(dòng)變化，需要2 個(gè)充電泵進(jìn)行浮驅。

（a）功率MOSFET放在高端，漏極背靠背

（b）功率MOSFET放地端、漏極背靠背

圖1 PCM的功率MOSFET配置方式

大容量電池充電電流更大，如4 A、5 A、甚至高到8 A，PCM 內部MOSFET 的功耗非常大，溫度非常高。為了降低MOSFET 的溫升，滿(mǎn)足熱設計的要求，就會(huì )使用2 個(gè)或多個(gè)功率MOSFET 并聯(lián)工作。根據安規LPS 要求，如果PCM 內部MOSFET 發(fā)生損壞而短路，充電器輸入電壓直接加在電池上可能發(fā)生危險。為了提高系統的安全，可以再串聯(lián)1 組背靠背MOSFET，或使用其他方案，形成冗余設計，二級保護，如圖2 所示。

（a）2組功率MOSFET，1組放在高端，1組放在低端

（b）2組功率MOSFET放在低端

（c）功率MOSFET放在高端，電子保險絲

（d）功率MOSFET放在低端，電子保險絲

圖2 PCM的功率MOSFET配置方式

2   PCM中功率MOSFET的性能要求

2.1 高功率密度、低功耗、散熱好

大容量鋰離子電池包設計的基本要求是在一定體積和重量條件下盡可能提高電池的容量，從而提高功率密度。由于其空間非常有限，因此要求PCM 上面的MOSFET 具有更小的體積和尺寸；同時(shí)，由于快充電流大，MOSFET 在一定尺寸限制下，如1.2 mm×1.2 mm，具有最小的導通電阻（R_DS（ON））。理論上，更小的R_DS（ON）要求更大的芯片尺寸。為了在同樣的芯片尺寸實(shí)現更低的R_DS（ON），從設計上主要從2 個(gè)方面進(jìn)行優(yōu)化。

1）晶圓技術(shù)

為了使MOSFET 實(shí)現更低的R_DS（ON）， 必須對MOSFET 內部結構重新設計，使用各種最新技術(shù)降低內部單元結構的晶胞尺寸，提高晶胞單元密度；同時(shí)，改變內部電場(chǎng)分布，在保證同樣耐壓的前提下，盡可能降低芯片厚度，這樣，MOSFET就可以實(shí)現超低的FOM值，獲得更低的R_DS（ON）。

2）封裝技術(shù)

為了進(jìn)一步降低導通電阻，在PCM 中使用芯片級CSP 封裝技術(shù)，完全去除封裝連線(xiàn)電阻，CSP 芯片熱阻更低，降低功率MOSFET 的溫度。

由于CSP 封裝的MOSFET 沒(méi)有外部塑料殼等材料的保護，在生產(chǎn)加工過(guò)程中，如PCB 板焊接，會(huì )受到各種熱應力、機械應力的作用產(chǎn)生開(kāi)裂的風(fēng)險，因此，要采用各種技術(shù)，如在MOSFET 芯片的表面涂敷新材料，以保證其抗機械應力和熱應力的能力，提高可靠性。

2.2 抗短路的能力

在極端條件下應用，如電池包的輸出負載短路，電池會(huì )流過(guò)非常大的電流，IC 過(guò)流保護也有延遲，要求MOSFET 具有承受大電流沖擊的能力。因此，現在安規要求電池包都要做短路測試，以免電池發(fā)生爆炸。

圖3 短路測試失效波形

理論上，芯片尺寸越大，抗短路沖擊的能力越強。在非常小的芯片尺寸限制條件下，需要對MOSFET 內部結構做特定的設計，以保證其具有足夠的抗短路大電流沖擊的能力。

2.3 抗雪崩能力

MOSFET 的雪崩能力表明器件的強壯程度和可靠的工作能力，特別是電池包的輸出端短路關(guān)斷后，非常容易發(fā)生雪崩，需要對MOSFET 的結構做優(yōu)化，以保證其具有足夠的雪崩能力。^[3-6]

圖4 雪崩測試失效波形

2.4 高抗dV/dt能力

在生產(chǎn)過(guò)程中，外部的測試直流電源會(huì )直接碰觸電池包的2 個(gè)輸出端，電路不發(fā)生損壞的碰觸電壓越高，能力越強，這個(gè)測試實(shí)際測量的是MOSFET 對dV/dt 的耐受能力，過(guò)大dV/dt 會(huì )引起MOSFET 動(dòng)態(tài)雪崩損壞。因此，需要對MOSFET 的結構做優(yōu)化，以保證其具有高直接碰觸電壓和抗dV/dt 的能力。

圖5 直接碰觸電壓測試，14 V測試失敗

3   PCM的PCB及熱設計要點(diǎn)

PCM 控制板和電池組裝在一起，要求PCB 尺寸比較小，發(fā)熱量不能過(guò)高，手機應用要求MOSFET 在常溫環(huán)境滿(mǎn)載條件下表面溫度不超過(guò)65 ℃。如47 W 手機快充，充電電壓為5 V，最大充電電流為9.4 A，需要并聯(lián)2 顆AOCR38232（0.8 mΩ），電流路徑采用上下對稱(chēng)，以保持電流均衡。2 顆MOS 之間間隔3 cm，避免相互加熱。盡可能增加功率路徑鋪銅面積，且在靠近MOSFET 的銅皮上增加散熱孔增加散熱，減小MOSFET 溫升。

用紅外測溫儀測量MOSFET 表面溫升，由于不同器件的表面材質(zhì)不同，產(chǎn)生的光學(xué)折射率也不同。金屬表面溫升需要先用光學(xué)折射率為100% 的黑色油漆噴涂器件表面，然后再進(jìn)行測試，才能得到準確的溫升數據，如圖6 所示。

圖6 PCM板的MOSFET溫度測量

4   輸出漏電流產(chǎn)生原因及解決方法

4.1 輸出漏電流產(chǎn)生的原因

電池端B+、B- 有電壓時(shí)，充電管和放電管都處于關(guān)閉狀態(tài)。此時(shí)，如果有微小的漏電流，如100 nA，由于輸出端并沒(méi)有負載，輸出端呈現高阻抗狀態(tài)，如10 MΩ，此時(shí)控制芯片會(huì )檢測到輸出端有1 V 電壓。以BQ20Z45 為例，當輸出P+、P- 之間電壓高于0.8 V 時(shí)，控制芯片會(huì )誤判輸出有充電電壓，啟動(dòng)預充電功能，開(kāi)啟充放電管，嘗試給電池充電，增加電池的靜態(tài)損耗，嚴重時(shí)會(huì )導致電池電量耗盡。

30 V 功率MOSFET 通常數據表會(huì )列出30 V 的IDSS小于1 μA，實(shí)際筆記本電腦電池應用中電池電壓通常在9~13.2 V 之間，IC 很難判斷在13.2 V 電池電壓下放電管DS 漏電流是不是大于100 nA，從而出現應用的問(wèn)題。

在出廠(chǎng)測試IDSS 時(shí)，器件廠(chǎng)家使用300 μs 的脈沖電壓進(jìn)行短時(shí)間的漏電流測試。在實(shí)際應用中，功率管長(cháng)時(shí)間承受偏壓，載流子會(huì )注入到柵極，雖然外部GS 電壓為0 V，內部局部單元柵極仍有殘余電荷，抬高局部柵極電壓，從而導致DS 漏電流增大；同時(shí)，工廠(chǎng)短時(shí)間脈沖測試無(wú)法保證長(cháng)時(shí)間偏壓情況下的漏電流，從而也會(huì )導致極少量MOSFET 在使用后IDSS 超出1 μA，使器件漏電流過(guò)大。

4.2 輸出漏電流的解決辦法

在實(shí)際系統中，主板電池輸入接口的阻抗普遍低于1 MΩ，上述漏電流異常，在系統上并不會(huì )產(chǎn)生問(wèn)題，只是在電池包廠(chǎng)家庫存期間，可能發(fā)生電池電量異常下降的問(wèn)題。

為了解決這個(gè)問(wèn)題，可以采用以下方案。

方案1：電池包輸出端P+、P- 并聯(lián)1 MΩ 電阻，避免因漏電流產(chǎn)生的輸出電壓導致芯片誤檢測而出現問(wèn)題。

增加1 MΩ 電阻后，P+ 端的漏電流產(chǎn)生的漏電壓下降到0.46 V，如表1 所示，內部MOSFET 不會(huì )開(kāi)通，系統正常。

表1 增加外部電阻后的輸出電壓

增加電阻的不利之處是會(huì )導致電池弱放電，但是，其消耗的電量非常小，可以忽略。

方案2：芯片調整輸出檢測電壓，單節電池建議從0.8 V 提高到2.3 V，3 節串聯(lián)電池建議提高到6 V，這樣可以容忍更高的放電管漏電流，系統也不會(huì )開(kāi)通內部MOSFET。

5   結論

1）采用先進(jìn)的晶圓技術(shù)及CSP 封裝技術(shù)，可以為高容量鋰離子電池包提供小體積、高功率密度的設計，同時(shí)滿(mǎn)足熱設計和各種應力的設計要求。

2）功率MOSFET 的高抗雪崩能力、抗短路能力和抗dV/dt 能力才能保證電池包安全可靠的工作。

3）MOSFET 器件表面為金屬材質(zhì)，用紅外測試儀測量其溫度時(shí)必須將其表面涂黑，才能得到正確的測量結果。

4）電池包輸出端并聯(lián)電阻或提高控制芯片輸出檢測電壓，可以有效避免漏電流導致電池包不正常工作的問(wèn)題。

參考文獻：

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（本文來(lái)源于《電子產(chǎn)品世界》雜志2021年12月期）