CPU性能提升乏力影響行業(yè)發(fā)展，未來(lái)怎么辦

　　雖然CPU仍然在不斷發(fā)展，但是它的性能已經(jīng)不再僅僅受限于單個(gè)處理器類(lèi)型或制造工藝上了。

　　和過(guò)去相比，CPU性能提升的步伐明顯放緩了，接下來(lái)怎么辦，成為橫亙在整個(gè)行業(yè)面前的大問(wèn)題。

　　自2010年開(kāi)始，單個(gè)CPU內核的處理能力就逐漸停止了增長(cháng)的腳步，發(fā)熱和噪聲等和功耗相關(guān)的問(wèn)題迫使處理器公司另辟蹊徑，不再汲汲于推高時(shí)鐘頻率，轉而在CPU中集成更多內核。多核設計的引入，下一代制造工藝對功耗和性能的改進(jìn)，推動(dòng)著(zhù)處理器性能繼續跟隨著(zhù)工藝升級的步伐大幅提升。但是現在，制造工藝升級對性能的提升幅度也大不如前，再加上許多公司已經(jīng)完全停止了在更先進(jìn)工藝節點(diǎn)上的努力，CPU性能的提升再次遇到了瓶頸。

　　CPU性能提升乏力的嚴峻現實(shí)影響到了多個(gè)行業(yè)的發(fā)展。軟件開(kāi)發(fā)人員已經(jīng)習慣了并理所當然地預計計算和內存資源將會(huì )不斷增長(cháng)，但是現在，CPU性能提升的速度大不如前了。正是在摩爾定律的加持下，軟件可編程能力和豐富的功能集合才得以出現并發(fā)揮重要作用，也給硬件工程師和軟件工程師提供了一種緩沖。

　　“由于摩爾定律，計算能力的增長(cháng)和加速在部分程度上應該歸功于英特爾等公司不斷前進(jìn)到下一代工藝節點(diǎn)上，從而使得計算引擎本身的優(yōu)化不再那么重要了，”Microchip旗下美高森美戰略營(yíng)銷(xiāo)高級總監Nilam Ruparelia說(shuō)?！霸偌由宪浖夹g(shù)本身的進(jìn)步，使得軟件生產(chǎn)力提高的速度大大超過(guò)了摩爾定律。如果能夠讓編程變得輕松容易，就會(huì )有更多的人從事編程。通過(guò)軟件完成各種事務(wù)的能力也已經(jīng)大大增強?！?/p>

　　工藝的升級越來(lái)越難了。Flex Logix首席執行官Geoff Tate表示，“處理器已經(jīng)不再是執行計算任務(wù)的唯一解決方案了?？纯磾祿行陌?，之前，這里面唯一的處理器件只有x86，但是現在，各種配置的FPGA和GPU處理器的身影幾乎無(wú)處不在?！?/p>

　　這種異構方案在人工智能/機器學(xué)習的設計中尤為普遍?！案鶕\算的性質(zhì)，很有必要將矩陣運算或密集型的線(xiàn)性代數運算放到GPU上執行，”Arteris IP營(yíng)銷(xiāo)副總裁Kurt Shuler說(shuō)。 “你可以設計自己專(zhuān)屬的ASIC進(jìn)一步優(yōu)化計算性能，也可以把一些任務(wù)負荷分配到FPGA上。當然，你可能依然需要CPU來(lái)管理高級別的數據控制流?？傊?，處理器件的數量越來(lái)愈多，而且變得越來(lái)越復雜。如果你分析一下數據中心就會(huì )發(fā)現，它們變得越來(lái)越異構化了?！?/p>

　　之所以出現這種轉變，是因為物理規律的限制?！拔覀冊赗ISC和CISC架構上已經(jīng)做到頭了，”西門(mén)子旗下Mentor的Questa產(chǎn)品經(jīng)理Gordon Allan警告說(shuō)?！翱删幊绦院蛡鹘y邏輯都在演變?，F在，各種定制邏輯器件實(shí)現通用功能，然后通過(guò)智能互聯(lián)技術(shù)把所有這些功能融合在一起。而之前則是通過(guò)軟件將一些微操作組合在一起形成算法?！?/p>

　　這當然不意味著(zhù)CPU會(huì )消亡或者停止演進(jìn)，只不過(guò)CPU架構師的工作變得更加困難了?！巴ㄓ肅PU架構和微架構依然會(huì )繼續發(fā)展，而且足以高效地勝任大多數任務(wù)，并將設計、生態(tài)建設和復雜性維持在可持續的水平上?！盇rm嵌入式和汽車(chē)業(yè)務(wù)線(xiàn)戰略副總裁Tim Whitfield表示。

　　影響架構改變的最大障礙之一是可編程能力?！翱删幊棠芰Φ拇笮?，甚至沒(méi)有可編程能力也不會(huì )對整體效率帶來(lái)多大影響，”Mentor的HLS平臺項目主管Russell Klein說(shuō)。 “傳統的CPU、DSP、多核CPU和FPGA都是可編程的，但具有截然不同的效率和不同的編程難度?？删幊棠芰υ谝欢ǔ潭壬辖档土诵?，但是影響效率的主要因素卻在于并行計算能力。DSP具有執行特定任務(wù)的能力，其效率高過(guò)CPU。GPU也有一些特定于專(zhuān)業(yè)領(lǐng)域的計算單元，而且引入了并行計算。FPGA和ASIC的并行計算能力更為出色?！?/p>

　　硬件器件的異化比較容易，擺脫舊有的軟件范式卻非常艱難?！皹I(yè)界將應用程序進(jìn)行更改，以適應更廣泛的芯片類(lèi)型?！盇llan說(shuō)?！斑@導致了新的軟件生態(tài)系統和新API的出現，但是它們都只不過(guò)是在原有軟件上構建了更多的層而已。這樣做，都是為了試圖讓一個(gè)觸及性能極限和低功耗極限的處理器繼續工作而已?，F在我們需要一些新的方法?！?/p>

　　“在這種情況下，人們應該把注意力從在軟件開(kāi)發(fā)上進(jìn)行修補轉移到新型硬件上，只有適當的硬件才能實(shí)現真正的節能?！盡enta業(yè)務(wù)開(kāi)發(fā)總經(jīng)理兼副總裁Yoan Dupret說(shuō)?！斑@將最終催生具有高度靈活性的異構芯片。Tsugio Makimoto博士之前就曾經(jīng)預測過(guò)，今天我們正在進(jìn)入“高度靈活的超級整合”時(shí)代?！?/p>

　　CPU的改進(jìn)

　　對于那些認為CPU已經(jīng)走入死胡同的說(shuō)法，我想引用馬克吐溫先生的話(huà)回懟一下：“說(shuō)我已經(jīng)死了的報道太夸張了?！?/p>

　　CPU還有若干進(jìn)一步改進(jìn)的路徑。其中之一就是針對特定功能添加定制指令，不過(guò)這也有一定的風(fēng)險?！叭绻骷删幊?，增加了指令就意味著(zhù)增加了硬件的復雜性，”GreenWaves Technologies業(yè)務(wù)開(kāi)發(fā)副總裁Martin Croome警告說(shuō)?！靶碌闹噶顔卧锏拿恳粋€(gè)晶體管都有靜態(tài)泄露，如果器件有低功耗指標，情況就糟糕了，新指令單元不僅增加成本，也提高了功耗。你必須小心，看看增加新指令是否利大于弊?！?/p>

　　在CPU的發(fā)展歷史中，新的指令單元不斷被增加進(jìn)來(lái)?！半S著(zhù)制造工藝的發(fā)展，處理器設計人員可以使用的晶體管越來(lái)越多，于是他們增加了越來(lái)越多的功能，以加速運行在其上的單線(xiàn)程程序?！盡entor的Klein說(shuō)道?！八麄兲砑恿烁鞣N指令單元，比如預測執行、分支預測、寄存器別名等等，但是，添加新指令單元的得失對比使得這條路子越走越窄了?！?/p>

　　在大多數情況下，能力整合可以帶來(lái)一定的好處?！霸谔幚砥骷陌l(fā)展歷史中，我們多次看到通用CPU集成各種加速器的情形?！盇rm的Whitfield解釋道，“通常，我們會(huì )對架構和微體系架構進(jìn)行調整，將加速度集成到通用CPU中，這方面的例子包括浮點(diǎn)和加密加速器?！?/p>

　　還有一條路徑：做減法?！拔覀冋J為RISC-V這種新的方案更好，它可以幫助我們在一定程度上克服摩爾定律的放緩，”美高森美的Ruparelia說(shuō)?！耙环N全新的、優(yōu)化的架構給我們提供了更多的方法，以克服摩爾定律放緩帶來(lái)的挑戰。如果硅片工藝的進(jìn)化停止了，就像發(fā)條被擰到了最緊一樣，你必須優(yōu)化所有的層面-CPU、特定域的架構、工具鏈，甚至編譯器也要針對特定應用進(jìn)行優(yōu)化?！?/p>

　　必須根據最終產(chǎn)品的目標設計合適的處理器?！巴ㄟ^(guò)比較不同處理器的能效，算法可以在消耗最少能量的情況下在相對簡(jiǎn)單的處理器上執行，”Klein補充說(shuō)?！案蟮奶幚砥骺梢愿斓赝瓿晒ぷ?，但是它們的能效低得多。此外，在幾個(gè)小型處理器中并行運行某個(gè)算法，其能效比在一個(gè)大型處理器上運行這個(gè)算法高得多。隨著(zhù)更多簡(jiǎn)單內核的引入，電壓和時(shí)鐘頻率可以進(jìn)一步降低，從而進(jìn)一步提高能效?！?/p>

　　優(yōu)化計算引擎

　　針對特定任務(wù)打造內核是一項成功的策略?！翱删幊藾SP是分擔CPU密集計算應用的理想選擇，”Cadence的Tensilica IP產(chǎn)品管理、營(yíng)銷(xiāo)和業(yè)務(wù)開(kāi)發(fā)高級主管Lazaar Louis說(shuō)?！癉SP靈活、可編程，而且支持Open VX和Open CL等開(kāi)放式、跨平臺的加速標準，可輕松將應用程序移植到DSP。對于某些常見(jiàn)應用，DSP還可以與專(zhuān)用硬件加速器配合使用，不僅可以發(fā)揮加速器的更高功效，還可以結合DSP的可編程能力，從而滿(mǎn)足應用在產(chǎn)品生命周期中不斷變化的需求?！?/p>

　　許多架構都因為沒(méi)有提供強大的軟件開(kāi)發(fā)環(huán)境而失敗了?！癎PU是一個(gè)通過(guò)打造成本可持續的獨立開(kāi)發(fā)環(huán)境和軟件生態(tài)系統而大獲成功的典型例子?！盬hitfield說(shuō)?！坝械臋C器學(xué)習算法看起來(lái)需要一些專(zhuān)業(yè)的加速器，它們將作為一種粗粒度的加速引擎和通用CPU一起使用?！?/p>

　　GPU的成功之路非常有意思?！癎PU是一種針對特定域的架構，剛開(kāi)始主要面向游戲，現在又被用到區塊鏈和神經(jīng)網(wǎng)絡(luò )上，”Ruparelia指出?！癎PU有一些傳統CPU上很難實(shí)現的功能，針對特定域優(yōu)化的體系結構能夠實(shí)現更高的單元計算性能和軟件生產(chǎn)力。神經(jīng)網(wǎng)絡(luò )是一個(gè)典型的例子，和一個(gè)專(zhuān)門(mén)針對它設計的可編程平臺相比，如果你在CPU上運行它，將花費10倍之多的運行時(shí)間和功耗?！?/p>

　　但是GPU并沒(méi)有針對神經(jīng)網(wǎng)絡(luò )進(jìn)行專(zhuān)門(mén)優(yōu)化?！霸诰矸e神經(jīng)網(wǎng)絡(luò )中，80%的時(shí)間都消耗在卷積運算上，”GreenWaves的Croome說(shuō)。 “卷積有各種形式，運算量也各有大小。涉及到的概念有填充、膨脹、步幅以及濾波器的大小等。卷積有許多參數，如果你試圖構建一個(gè)可以在硬件中完成所有卷積運算的系統，這個(gè)系統將使用大量當前已知的硬件。你必須使用最常見(jiàn)的卷積參數，并構建一些能夠保持足夠靈活性的東西?！?/p>

　　那么，是不是有人可以為定制加速器提供完整的軟件開(kāi)發(fā)環(huán)境呢?

　　“我們正在編寫(xiě)優(yōu)化的內核，并給一些矢量化的運算進(jìn)行了手工編碼，”Croome繼續說(shuō)道?！拔覀兪褂昧藰藴实南蛄坎僮?，但是即便如此，你寫(xiě)代碼時(shí)，當涉及到寄存器加載操作時(shí)，也需要考慮如何優(yōu)化編碼，以便編譯器能夠以一種特定的方式定位到它?！?/p>

　　這就是加速器的編碼開(kāi)始變得困難的地方。Synopsys解決方案事業(yè)部產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Gordon Cooper說(shuō)：“使用一組GPU或CPU訓練神經(jīng)網(wǎng)絡(luò )，然后在GPU上運行該神經(jīng)網(wǎng)絡(luò )非常容易。人們可以通過(guò)Caffe或TensorFlow做到這一點(diǎn)。但是，當我們使用專(zhuān)用硬件滿(mǎn)足嵌入式系統的要求，比如低功耗、小尺寸時(shí)，GPU只能保證性能，卻無(wú)法保證能效。使用異構方案的缺點(diǎn)是，無(wú)論是加速器還是專(zhuān)用處理器，都有各自不同的工具鏈或者多個(gè)工具鏈，你需要學(xué)習并管理好它們，這可不像給GPU編程那么簡(jiǎn)單?！?/p>

　　這是一種微妙的平衡?！笆褂肎PU的優(yōu)勢是很靈活，但是無(wú)法保證功耗和尺寸，另一方面，沒(méi)有編程環(huán)境，或者很難使用，一樣會(huì )讓你舉步維艱，”Cooper補充道?！霸诩铀倨魃献兂捎肋h不會(huì )像為CPU編寫(xiě)代碼那樣簡(jiǎn)單。你可以參照DSP世界的編程進(jìn)行優(yōu)化，先用C語(yǔ)言編程，然后優(yōu)化內部的循環(huán)體。這是一種平衡?！?/p>

　　改換硬件

　　長(cháng)期以來(lái)，FPGA都自我標榜為可編程的硬件?！坝布TL工程師可以將FPGA用作可編程平臺，這沒(méi)有任何問(wèn)題，”Rupatelia說(shuō)?！暗?，當軟件工程師把FPGA作為一種可編程平臺時(shí)，麻煩就來(lái)了。這個(gè)挑戰已經(jīng)存在很長(cháng)時(shí)間了?！?/p>

　　今天，FPGA也被嵌入到了ASIC中?！癳FPGA IP是異構方案的一種元素，怎么個(gè)用法取決于架構定義和代碼的劃分，”Menta的Dupret說(shuō)。 “HLS工具可以為此提供幫助，但最終的目標是為異構體系結構自動(dòng)化地進(jìn)行代碼劃分。我們現在還沒(méi)有實(shí)現這個(gè)目標，但我們確信這是行業(yè)發(fā)展的方向?！?/p>

　　這也很可能成為物聯(lián)網(wǎng)硬件開(kāi)發(fā)的重要一環(huán)?！拔覀內绾未_保物聯(lián)網(wǎng)設備的靈活性，并且可以現場(chǎng)升級?”Allan問(wèn)道?！翱梢孕枰Y合使用軟件和智能FPGA技術(shù)，它們都是當今CPU解決方案里的技術(shù)。我們現在談?wù)摰氖?，定義產(chǎn)品時(shí)更少依賴(lài)硬件/軟件交互，更多依賴(lài)編譯好的邏輯器件、內存和可編程器件，以實(shí)現產(chǎn)品的靈活性?！?/p>

　　這可能意味著(zhù)改變對軟件的傳統看法。Ruparelia指出：“當今的FPGA工具鏈依然不支持軟件工程師在不了解FPGA的情況下直接使用它，這方面的進(jìn)展甚微。不過(guò)，現在可以更加容易地針對特定領(lǐng)域或特定應用進(jìn)行編程了。我們正在研究神經(jīng)網(wǎng)絡(luò )上使用的非常具體的中間件，它們抽象出了FPGA的復雜性，并保留了足夠的靈活性，可供上層軟件調用?！?/p>

　　除了處理單元，內存架構也存在進(jìn)一步改進(jìn)的壓力?！坝布铀倨髡诓渴鸶嗫捎脙却?，”Shuler說(shuō)?！靶酒紻RAM或HBM2的通信越少，效率就越高。我們該怎樣把所有數據都保存在處理單元中，并在處理單元之間交互?處理器單元有時(shí)會(huì )有自己的暫存存儲器，有時(shí)會(huì )連接到網(wǎng)格里的存儲器中，那樣的話(huà)，存儲器就被分割開(kāi)來(lái)，在整個(gè)架構中散落地無(wú)處不在?！?/p>

　　“我們結合芯片和處理器開(kāi)發(fā)了多級緩存架構，將內容可尋址內存作為控制優(yōu)化的關(guān)鍵技術(shù)，”Allan解釋道?！叭缓笪覀冮_(kāi)始研究一致緩存架構，其中，多個(gè)處理器圍繞在共享內存空間周?chē)?，互相協(xié)作?，F在，我們在計算器件中引入了神經(jīng)網(wǎng)絡(luò )，內存也是一個(gè)關(guān)鍵因素。內存技術(shù)將繼續演進(jìn)，我們會(huì )發(fā)現新的方案不斷出現。HLS將發(fā)展為允許定制內存架構，以幫助加速特定算法。在這個(gè)領(lǐng)域有許多創(chuàng )新，可以將算法輸入到HLS流中，并使用智能內存技術(shù)優(yōu)化解決方案?！?/p>

　　和通用CPU形態(tài)相差最遠的是專(zhuān)用硬件解決方案?！斑@是一種單線(xiàn)程編程模型，存在實(shí)打實(shí)的限制，”Klein指出?！皩⒁粋€(gè)算法從CPU上轉移到?jīng)]有引入任何并行性的定制硬件上固然也可以提高效率，但是達不到人們的預期。進(jìn)一步提升效率的關(guān)鍵在于找出并利用算法里的并行性?！?/p>

　　最終，需要軟件思想的革新，推動(dòng)設計人員以并行的方式實(shí)現各種算法。