RF－DAC多頻帶發(fā)射器線(xiàn)性評估

無(wú)線(xiàn)通信行業(yè)已經(jīng)進(jìn)入了一個(gè)全新的一體化時(shí)代;每個(gè)網(wǎng)絡(luò )運營(yíng)商都在尋求更緊湊、多頻帶基礎架構解決方案。新興射頻類(lèi)數據轉換器——RF DAC 和RF ADC —— 在架構上使創(chuàng )建緊湊的多頻帶收發(fā)器成為可能。但這些新興器件固有的非線(xiàn)性將成為這一發(fā)展趨勢的絆腳石。

例如，頻域中射頻器件的非線(xiàn)性包括帶內和帶外兩種情況。帶內非線(xiàn)性是指TX 頻帶內不需要的頻率成分(frequency term)，而帶外非線(xiàn)性則是指TX 頻帶外不需要的頻率成分。

對于正在使用RF DAC 對多頻帶發(fā)射器進(jìn)行原型設計的系統工程師而言，確保關(guān)鍵組件符合標準線(xiàn)性要求是非常重要的。因此，在早期原型設計階段，從根本上需要一個(gè)靈活的測試平臺，以正確評估AR DAC 在多頻帶應用中的非線(xiàn)性性能。

在愛(ài)爾蘭貝爾實(shí)驗室，我們已經(jīng)創(chuàng )建了一個(gè)靈活的軟硬件平臺，可用于快速評估下一代無(wú)線(xiàn)系統潛在備選設備RF DAC。這個(gè)研發(fā)項目的三個(gè)關(guān)鍵因素分別是：賽靈思高性能FPGA、賽靈思IP 和MATLAB?。

在開(kāi)始這段工程設計傳奇故事之前，我們還要強調幾點(diǎn)。在設計中，我們試圖盡量減少FPGA 資源的占用，同時(shí)盡可能保持系統靈活，所以我們只需要集中精力實(shí)現必要的功能。為建立完整的測試系統，我們選用ADI 公司的最新RF-DAC 評估板(AD9129 和AD9739a)和賽靈思ML605 評估板。ML605 評估板配套提供Virtex?-6 XC6VLX240T-1FFG1156 FPGA 器件，其包括快速切換I/O ( 頻率高達710 MHz) 和SERDES 單元( 頻率高達5 Gbps)，用于連接RF DAC。

現在，讓我們仔細看看如何使用賽靈思FPGA、IP 和MATLAB 創(chuàng )建這個(gè)簡(jiǎn)單而又功能強大的測試平臺。

系統級要求與設計

該評估平臺的主要目的是通過(guò)各種用戶(hù)自定義的測試數據序列來(lái)激勵RF DAC。為此，我們設計了兩個(gè)測試策略：連續波(CW)信號測試(xDDS)和寬頻帶信號測試(xRAM)。

多頻音連續波(CW)測試一直是RF 工程師對RF 元件非線(xiàn)性進(jìn)行特性描述的首選。遵循相同的測試理念，我們創(chuàng )建了一個(gè)基于直接數字綜合器(DDS)的可調四音邏輯內核，實(shí)際上是采用一對雙音信號在兩個(gè)獨立頻帶上激勵RF DAC。通過(guò)獨立調諧四音，我們可以評估RF DAC 的線(xiàn)性性能- 即頻域內的互調位置與功率。

連續波(CW)信號測試是一種固有窄帶操作。為進(jìn)一步評估RF DAC的寬頻帶性能，我們需要通過(guò)并發(fā)多頻、多模信號(如分別為2.1 GHz 和2.6 GHz 的雙模UMTS 和LTE 信號)對其進(jìn)行激發(fā)。為此，我們創(chuàng )建了一個(gè)基于片上BRAM 陣列的數據存儲內核;該內核有兩個(gè)子組，可以為重復測試存儲各自的雙頻用戶(hù)數據。

圖1 顯示了簡(jiǎn)化的系統級平臺設計圖?？梢钥吹?，我們采用簡(jiǎn)單直觀(guān)的設計策略，構建盡量簡(jiǎn)單的平臺并通過(guò)升級功能對其進(jìn)行模塊化。

圖1 - 簡(jiǎn)化的系統級平臺方框圖

硬件設計：賽靈思FPGA內核圖1 中的FPGA 部分列出了系統基本需要實(shí)現的邏輯單元。包括時(shí)鐘分布單元、基于狀態(tài)機的系統控制單元和基于DDS 內核的多音生成單元，以及嵌入在RAM 周?chē)膬蓚€(gè)單元：基于BRAM 的小型控制消息存儲單元(cRAM 內核) 和基于BRAM 陣列的用戶(hù)數據存儲單元 (dRAM 內核)。還包括連接PC 的UART 串行接口和連接RF DAC 的高速數據接口。

時(shí)鐘是FPGA 的生命脈搏。為確保多款時(shí)鐘在FPGA Bank 上正確分配，我們選用賽靈思時(shí)鐘管理內核，為時(shí)鐘的定義和指定提供一種簡(jiǎn)單的交互方式。

嵌入狀態(tài)機周?chē)男⌒椭噶顑群擞米飨到y控制單元。如圖2 所示，在初始狀態(tài)(S0)下，報頭檢測器單元工作，負責監測并過(guò)濾來(lái)自UART 接收器的輸入數據字節。數據字節被生成并封裝在MATLAB 數據幀內(如圖3 所示)。

圖2 - 關(guān)鍵狀態(tài)機詳細設計圖

圖3 - 數據幀封裝例解

系統中基本上有兩種類(lèi)型的數據幀。帶報頭“FF01”的數據幀(cRAM幀)用來(lái)為DDSes 和系統控制消息傳輸相位增量值。帶報頭“FF10”或“FF11” 的其他數據幀(dRAM 幀)用來(lái)傳輸用戶(hù)自定義的數據。狀態(tài)幀“S1x”只處理帶報頭“FF01”的數據，用以更新相位增量值和執行控制指令。狀態(tài)幀“S2x”和“S3x”分別為兩個(gè)頻帶接收并存儲用戶(hù)自定義數據。占線(xiàn)信號用來(lái)連續鎖存數據，直至看到數據序列末尾的最后停止位?？刂葡?mdash;— 例如調用單個(gè)/ 多個(gè)DDS 或用戶(hù)數據序列—— 存儲在cRAM 數據幀的最后兩個(gè)字節內。它們將在cRAM_rd_done 信號上升沿處執行。

然后，我們舉例說(shuō)明四個(gè)采用賽靈思DDS 內核的獨立的頻音生成單元，并將其配置為相位增量模式。特定頻率的相位增量值在MATLAB上生成并通過(guò)cRAM 數據幀下載到FPGA。通過(guò)混頻器，我們將多個(gè)頻音組合在一起，并通過(guò)管道將這些頻音輸送至下一級。由于DDS 內核輸出是二進(jìn)制補碼格式，如果RF DAC需要另一種數據格式，如偏移二進(jìn)制碼，則需要格式轉換單元。

一般來(lái)說(shuō)，高性能片上BRAM通常是創(chuàng )建中小型用戶(hù)存儲系統的首選。例如，在這個(gè)平臺上，我們利用賽靈思 模塊存儲生成器(Block Memory Generator)內核為兩個(gè)頻帶創(chuàng )建兩個(gè)獨立的數據存儲RAM。每個(gè)RAM 的寬度為16 位，深度為192k。

對于PC 與FPGA 之間的通信，我們創(chuàng )建了一個(gè)UART 串行接口單元并將其設置為相對較低的速度，即921.6 kbps(相當于115.2 字節/ 秒)。傳輸cRAM 數據幀(18 字節) 和dRAM 數據幀(約384k 字節)分別需要約0.16 毫秒和3.33 秒時(shí)間。

器件廠(chǎng)商通常會(huì )以VHDL 或Verilog 格式提供芯片高速數據接口的實(shí)例設計。對于經(jīng)驗豐富的FPGA工程師而言，復用或定制參考設計并不是很難。例如，就我們系統的AD9739a 和AD9129 RF DAC 而言，ADI 公司會(huì )提供并行LVDS 接口的參考設計。順便提一下，如果無(wú)法從芯片廠(chǎng)商處獲得實(shí)例設計，賽靈思有幾款簡(jiǎn)單易用的高速接口芯片，如CPRI和JESD204B。

軟件設計：MATLAB DSP功能與圖像用戶(hù)界面(GUI)

我們選擇MATLAB 作為軟件主機，只是因為它在數字信號處理(DSP)性能方面具備諸多優(yōu)勢。另外，MATLAB 還為圖形用戶(hù)界面(GUI)的布局提供一種稱(chēng)為GUIDE 的簡(jiǎn)便易用的工具 。所以現在，對于這個(gè)項目，我們需要從MATLAB 獲得什么?

事實(shí)上，我們需要與低級DSP功能和數據流控制功能相關(guān)的用戶(hù)界面。所需DSP 功能為相位增量值計算器、基帶數據序列發(fā)生器和數字上變頻器?？刂乒δ転閿祿庋b器、UART 接口控制器和系統狀態(tài)指示器。

圖4 - 圖形用戶(hù)界面截圖

圖4 顯示了我們?yōu)樵撈脚_創(chuàng )建的圖像用戶(hù)界面(GUI)。應首先定義RF DAC 關(guān)鍵參數—— 采樣率，然后才能選擇xDDS 模式或xRAM 模式激勵器件。然后，在各個(gè)子面板上，我們可以自定義參數，以調用相應MATLAB 信號處理功能。在xDDS 模式下，可以通過(guò)簡(jiǎn)單方程式，phase_incr = fc*2nbits/fs，計算頻音fc 與采樣率fs 的相位增量值。其中，nbits 表示DDS 用來(lái)綜合頻率的二進(jìn)制位數量。按下“啟動(dòng)”按鈕，生成的相位增量值會(huì )轉化成定點(diǎn)格式并封裝在帶不同報頭和控制消息的2 字節數據幀內(如圖3 所示)，然后通過(guò)UART 發(fā)動(dòng)至cRAM 單元并在FPGA 內執行。

在xRAM 模式下，我們生成基帶數據序列，將其標準化為滿(mǎn)刻度(帶符號的16 位)并將其上變頻為在MATLAB 下所需的頻率。通過(guò)UART將處理過(guò)的數據下載到dRAM 之后，按下啟動(dòng)按鈕，我們就可以調用寬頻帶信號測試。切記，要用FPGA 側所用相同協(xié)議參數在MATLAB 配置UART 串行接口。

最后，我們采用信號發(fā)生器——RS SMU200A —— 來(lái)提供采樣時(shí)鐘，從而從邏輯上“開(kāi)啟”RF DAC。我們還將RF DAC 輸出連接至頻譜分析儀，來(lái)評估頻域內RF DAC的線(xiàn)性性能。

快速評估

在原型設計的早期階段，關(guān)鍵RF 組件的線(xiàn)性性能評估是一個(gè)關(guān)鍵問(wèn)題，但通過(guò)我們的軟硬件平臺，在不影響性能的條件下可以快速進(jìn)行這項評估。然后，可以添加RF 功率放大器并使用所建議的平臺來(lái)評估級聯(lián)系統的線(xiàn)性。在確定非線(xiàn)性之后，可以執行一些數字預失真算法來(lái)消除級聯(lián)系統不必要的非線(xiàn)性。

在FPGA 設計中合理使用賽靈思IP 核可以大大縮短開(kāi)發(fā)周期并提升數字系統的穩健性。展望未來(lái)，我們預計會(huì )將平臺上的數據接口模塊升級至JESD204B 標準，以支持更高數據傳輸速率，從而滿(mǎn)足多個(gè)同步RF DAC 需求。同時(shí)，我們正在將FPGA主機從賽靈思ML605 遷移至Zynq®-7000All Programmable SoC ZC706 評估套件。Zynq SoC 設計是在單臺PC上創(chuàng )建無(wú)需任何外部DSP 和控制功能的獨立解決方案的一個(gè)很好的選擇。