利用FinFET優(yōu)勢的六種方式

臺積電已經(jīng)發(fā)布了其重要的第四代16nm FinFET 工藝制程，16FFC(16nm FinFET Compact), 并進(jìn)入量產(chǎn)階段。 為了能夠充分發(fā)揮好工藝制程的功耗，性能和面積(PPA)上的優(yōu)勢， 必須要求我們的設計人員將有相關(guān)工藝知識的設計戰略和優(yōu)化的IP相結合，其中包括了標準元件庫和嵌入式存儲器。在這有六種方式去實(shí)現它。

(1) 利用制程縮小的優(yōu)勢

16FFC 工藝制程擁有更小的晶體管間距(Poly 到Poly 間距)、更小的金屬線(xiàn)間距(線(xiàn)到線(xiàn)、VIA到線(xiàn)和VIA到VIA)用來(lái)走線(xiàn)和更小的存儲器單元， 相比于臺積電28nm制程，16FFC 工藝已經(jīng)超越了摩爾定律對于面積和性能在工藝節點(diǎn)上的縮小。FinFET 制程同時(shí)也能產(chǎn)生更高的單位面積的飽和電流來(lái)促進(jìn)更小尺寸的邏輯單元達到更好的性能。IP設計人員可以利用這些縮小的工藝尺寸和改進(jìn)的晶體管性能去構建更小/更快的邏輯單元和存儲器。SoC 模塊設計人員能夠利用這些優(yōu)勢去快速地收斂關(guān)鍵路勁上的時(shí)序，但是我們也必須意識到這些細小的，高阻抗的線(xiàn)所帶來(lái)的更高的線(xiàn)延遲還有復雜的信號電源網(wǎng)絡(luò )所產(chǎn)生的電遷移顧慮。

圖1所示，使用正確的IP，16FFC的設計可以超越摩爾定律的縮小規則，其面積可達到相同設計在28nm制程上的一半，而性能更快30%以上。

(2) 柵極漏電的降低與動(dòng)態(tài)功耗的增加之間的平衡

16FFC制程可以提供寬泛的閾值電壓(VT)和溝道長(cháng)度的選擇來(lái)滿(mǎn)足于各種各樣對于性能和漏電流權衡的情況。圖2羅列了邏輯單元的性能相對于漏電流的分布(在對數尺度上)，以此來(lái)說(shuō)明用相同的邏輯單元和不同的VT、溝道長(cháng)度來(lái)實(shí)現性能和功耗的權衡。

圖2： 相對性能與相對漏電流對應每個(gè)VT和溝道長(cháng)度， 7.5 track (T) 超高密度邏輯單元庫(來(lái)源：Synopsys)

很多移動(dòng)和物聯(lián)網(wǎng)設備絕大部分的時(shí)間是處在待機或者休眠狀態(tài)，此時(shí)唯一的功耗就是漏電。FinFET的Ion/Ioff比值更高是由于其豎直的鰭式結構。與傳統的平面型器件相比，FinFET還能在更低電壓下運行，來(lái)進(jìn)一步減少漏電。

總的功耗是動(dòng)態(tài)功耗和靜態(tài)漏電之和。FinFET擁有更低的漏電流相比于平面型節點(diǎn)工藝，但是它也消耗更高的動(dòng)態(tài)功耗，其原因在于Fin式結構而增加的輸入電容和更高的飽和電流。

這種對于相對靜態(tài)漏電和動(dòng)態(tài)功耗之間的變化要求我們也需要有不同于28nm的設計方案。 圖3顯示了從180nm到16nm，漏電功耗占SoC總功耗的百分比。它表明了利用FinFET工藝設計的工作相對于平面型工藝來(lái)說(shuō)，并不需要太多考慮漏電流的減少，而在于更多努力來(lái)控制動(dòng)態(tài)功耗。

圖3：從180nm到16nm，漏電功耗占SoC總功耗的百分比(來(lái)源：Synopsys)

(3) 管理動(dòng)態(tài)功耗

設計人員可以通過(guò)時(shí)鐘門(mén)翻轉頻率的管理，降低電容和最小化操作電壓來(lái)控制動(dòng)態(tài)功耗。 通過(guò)優(yōu)化的版圖和更短的走線(xiàn)來(lái)降低線(xiàn)電容。輸入電容的最小化可以通過(guò)利用給定的功能和頻率來(lái)選取最優(yōu)化高度的設計單元庫來(lái)實(shí)現。標準設計單元能夠被構建在不同的高度下(整數倍的N、P fins)來(lái)滿(mǎn)足于不同模塊對于性能和可靠性的頻率要求。例如， 圖4顯示了1X驅動(dòng)能力的反相器在3個(gè)不同軌道高度上的輸入電容 (7.5T, 9T, 10.5T)

圖4：1X 驅動(dòng)反相器的輸入電容(來(lái)源：Synopsys)

根據模塊的功能和頻率，如果用超高密度的7.5T設計單元庫來(lái)實(shí)現，在性能上相比于用高密度9T單元庫來(lái)說(shuō)沒(méi)有那么好，但是由于器件電容的減少，功耗也會(huì )降低25%。

動(dòng)態(tài)功耗同樣可以通過(guò)V^2這個(gè)系數用更低的操作電壓來(lái)降低，如圖5所示，模塊之間在不同操作電壓下的漏電功耗(虛線(xiàn))和動(dòng)態(tài)功耗(實(shí)線(xiàn))。

圖5：多個(gè)標準電壓下性能與漏電和動(dòng)態(tài)功耗的比較(來(lái)源：Synopsys)

(4) 優(yōu)化邏輯庫設計

充分利用臺積電16FFC制程的一個(gè)重要途徑是確保您使用的邏輯庫是經(jīng)過(guò)最大繞線(xiàn)密度的優(yōu)化。在這有多種方法可以去實(shí)線(xiàn)。

(4a) 減少面積和總功耗的高效版圖

充分利用先進(jìn)工藝的制程是至關(guān)重要的，比如利用在擴散區邊緣可連續的多晶硅特性要比傳統的單晶硅更小5%的繞線(xiàn)面積。

(4b) 組合單元

優(yōu)化寄存器到寄存器路徑需要一套豐富的標準單元庫，其包含了各種特定功能，驅動(dòng)能力和實(shí)現功能的單元。這些功能單元是綜合創(chuàng )建高效電路所必不可少的。優(yōu)化的版圖技術(shù)是要求充分利用最先進(jìn)的布線(xiàn)算法，最大化pin口的訪(fǎng)問(wèn)和減少或者消除布局擁堵。先進(jìn)的綜合和布局布線(xiàn)工具能夠發(fā)揮出一套擁有豐富驅動(dòng)能力選擇的單元庫的優(yōu)勢，來(lái)處理拓撲邏輯設計和物理實(shí)際差距之間單元不同的的扇形輸出和負載。

(4c) 時(shí)序單元

人們有時(shí)將觸發(fā)器的設置和延遲時(shí)間稱(chēng)為停滯時(shí)間。它會(huì )消耗掉每個(gè)時(shí)鐘周期里面處理實(shí)際計算工作的有效時(shí)間。

(5) 巧妙地運用不同的觸發(fā)器

我們可以通過(guò)運用多組高性能觸發(fā)器來(lái)減少停滯時(shí)間。 延遲優(yōu)化的觸發(fā)器(多重延遲觸發(fā)器)能夠快速地向關(guān)鍵路徑邏輯集群發(fā)送信號。設置時(shí)序優(yōu)化的觸發(fā)器(多重設置時(shí)序觸發(fā)器)可作為捕獲寄存器，來(lái)延長(cháng)多重增量中可用的時(shí)鐘周期。綜合布局布線(xiàn)優(yōu)化工具能夠被約束去使用這些多重設置和延遲觸發(fā)器來(lái)實(shí)現更多15-20%的性能提升。

(6) 存儲器編譯器設計

DesignWare 儲存器編譯器擁有先進(jìn)的功耗管理功能，能夠提供輕度睡眠模式，深度睡眠模式，斷電模糊和雙電源供電模式，以及讀寫(xiě)輔助電路功能。同時(shí)還可以搭配DesignWare STAR Memory System ，來(lái)提供一套完整的嵌入式存儲器測試方案，完成從偵測到修復制造過(guò)程中的失效。

圖6：適用于各種應用環(huán)境下的DesignWare Memory Compilers(來(lái)源：Synopsys)

總結

臺積電的16FFC工藝制程已經(jīng)改進(jìn)了面積的工藝設計規則，晶體管的性能和功耗比以及縮小了工藝偏差，使得我們可以用更小的設計規模來(lái)實(shí)現更高的性能，同時(shí)功耗也更低。為了能夠充分利用好先進(jìn)工藝的優(yōu)勢，設計者需要能夠獲取優(yōu)化的IP模塊，邏輯單元庫和存儲器編譯器，同時(shí)能運用好綜合布局布線(xiàn)工具來(lái)達到他們的最佳效果。