FinFET布局和布線(xiàn)要經(jīng)受的重大考驗

隨著(zhù)高級工藝的演進(jìn)，電路設計團隊在最先進(jìn)的晶片上系統內加載更多功能和性能的能力日益增強。與此同時(shí)，他們同樣面臨許多新的設計挑戰。多重圖案拆分給設計實(shí)施過(guò)程帶來(lái)了許多重大布局限制，另外為降低功耗和提高性能而引入 FinFET 晶體管使之更加復雜，因為它對擺設和布線(xiàn)流程帶來(lái)了更多的限制。適用于高級工藝設計的物理實(shí)現工具必須針對引入多重圖案拆分和 FinFET 后的擺設、布線(xiàn)、DFM、提取和時(shí)序進(jìn)行增強。

對布線(xiàn)的挑戰

包括多重圖案拆分規則在內的設計規則的復雜性和數量已經(jīng)顯著(zhù)提升，這對布線(xiàn)程序提出了巨大的挑戰。

FinFET 同樣帶來(lái)了更多限制，例如電壓閾值感知間隔、植入層規則等。這些因素將影響擺設、布局規劃和優(yōu)化引擎，還會(huì )直接影響設計的利用率和面積。多重圖案拆分收斂和時(shí)序收斂相互依存，可以增加設計收斂時(shí)間。

布線(xiàn)程序必須能夠自動(dòng)理解顏色，檢測并修復多重圖案拆分違規，還能夠對其進(jìn)行驗證。傳統的 DRC 違規往往是局部的，多重圖案拆分違規與之不同，如圖1所示，它們在本質(zhì)上可能是全局性的，不僅會(huì )影響多個(gè)形狀，還會(huì )在奇回路修復過(guò)程中使計算變得極其密集和困難。對布局的任何干擾都有可能產(chǎn)生新的多重圖案拆分違規，使信號完整性收斂和多重圖案拆分收斂變得極具挑戰性。

由于預先存在的形狀、電源和接地軌道可能導致較長(cháng)的利用密集內存進(jìn)行驗證的運行時(shí)間，因此需要特別考慮金屬1層的布線(xiàn)選擇。像非優(yōu)選慢移這樣的傳統技術(shù)不能用于解決可布線(xiàn)性問(wèn)題，因為多重圖案拆分中禁止使用這些技術(shù)。多重圖案拆分利用軟規則來(lái)預防問(wèn)題，這的確減少了出現多重圖案拆分奇回路的可能性，但是僅僅依賴(lài)預防會(huì )使設計變得非常被動(dòng)。高效的多重圖案拆分收斂需要對布線(xiàn)程序架構進(jìn)行更新，新架構要有自己的本地色調、驗證和沖突解決引擎。

對擺放的挑戰

實(shí)現工具需要考慮流程的每個(gè)階段的雙重圖案拆分限制和 FinFET 布局限制之間的相互作用，包括擺放、布線(xiàn)和優(yōu)化。工具必須遵守大量位置和路徑布局規則，例如定位時(shí)標準單元和宏的鰭網(wǎng)格對齊規則、最小面積間隔規則以及源極-漏極對接規則。在擺放期間，全局布線(xiàn)程序必須考慮這些規則，同時(shí)計算雙圖案結構層上的資源。通常情況下，這意味著(zhù)這些層上部署的網(wǎng)數會(huì )更少，不像基本負載/容量計算中的那樣多。準確對針腳密度建模的能力是非常重要的，因為各個(gè)單元需要隔開(kāi)以便輕松實(shí)現線(xiàn)與針腳的連接。在擺放期間，實(shí)現工具還必須對擁塞進(jìn)行建模，提前對擁塞進(jìn)行估計必須很好地關(guān)聯(lián)詳細的布線(xiàn)結果。

對優(yōu)化的挑戰

通常，優(yōu)化高級工藝設計是為了在不影響面積大小的前提下獲得最佳的性能和功耗。由于存在嚴格的多重圖案拆分和 FinFET 規則和限制，設計利用率和面積日益成為設計團隊眼中更大的挑戰。盡管 FinFET 大大降低了總功耗，但是由于寄生電阻和電容以及針腳電容均有所提高，動(dòng)態(tài)功耗成分更高(與漏電相比)。多重圖案拆分和時(shí)序收斂解決方案之間存在沖突，信號完整性收斂因而變得更加困難。有時(shí)設計師可以結束兩者之間的“乒乓效應”，但這意味著(zhù)每個(gè)已有違規上又出現了新的違規。為了避免這種問(wèn)題，工具就需要使用新的技術(shù)，因為布線(xiàn)擴展和非優(yōu)先慢移等老技術(shù)已經(jīng)不再有效。優(yōu)化引擎必須自動(dòng)了解多重圖案拆分和 FinFET 規則，以便同時(shí)解決功耗、性能和面積上的要求。

結論

由于多重圖案拆分的引入、FinFET 設備、復雜的 DRC/DFM 要求，更多的設計尺寸和多個(gè)設計目標等等因素，使高級工藝設計面臨一系列重大設計挑戰。