基于Virtex系列FPGA的可編程嵌入式信號處理背板的開(kāi)發(fā)設計

現場(chǎng)可編程邏輯門(mén)陣列(FPGA)和高性能數字信號處理器(DSP)是高速信號處理領(lǐng)域兩大關(guān)鍵器件，FPGA和DSP的運算速度及并行處理效能成為制約高速信號處理應用的主要因素。FPGA以其設計靈活性及硬件高密度性在高速信號處理領(lǐng)域顯示出愈來(lái)愈重要的作用。Xilinx公司最新推出的Virtex系列FPGA。是一種采用5層0.22μm CMOS工藝的高性能、大容量現場(chǎng)可編程邏輯門(mén)陣列，其系統門(mén)密度高達100萬(wàn)門(mén)，系統性能可達200MHz，可選擇配置為多種接口標準，內部含有豐富的布線(xiàn)資源，其SelectRAM和BlockRAM可靈活地配置為SRAM、FIFO、DPRAM、CAM等多種形式的存儲單元。Virtex系列FPGA含有極其豐富的I/O資源，可靈活地與TMS320C40DSP接口，與DSP配合可完成復雜的信號處理功能。C40DSP含有兩組外部總線(xiàn)資源和6個(gè)高速通信口，可方便地進(jìn)行多DSP擴展，以提高系統信號處理的性能。

在對Virtex系列FPGA進(jìn)行充分理解和研究的基礎上，結合對XC4000系列FPGA和DSP背板開(kāi)發(fā)設計經(jīng)驗，研制出了基于XCV200/300PQFP240和TMS320C40的可編程嵌入式高速信號處理背板。背板采用了針對系統需求自行開(kāi)發(fā)的XPCI總線(xiàn)，背板可脫離實(shí)際應用系統進(jìn)行獨立的面向應用的設計和調試，也可按照XPCI總線(xiàn)標準方便地嵌入到實(shí)際應用系統中，成為系統的一部分進(jìn)行聯(lián)合調試。

對可編程嵌入式信號處理背板進(jìn)行全面綜合測試的結果表明，背板性能達到了預期設計要求，工作狀態(tài)穩定。我們還針對實(shí)際應用開(kāi)發(fā)了一些FPGA模塊和DSP程序。

1 Virtex系列FPGA性能簡(jiǎn)介

在前幾代FPGA開(kāi)發(fā)的基礎上，Virtex系列FPGA結合了多種可編程系統的特征，采用了快速靈活的層次性互連布線(xiàn)資源和先進(jìn)的處理技術(shù)，提供了高速度、大容量的邏輯解決方案，進(jìn)一步縮短了數字信號處理系統的開(kāi)發(fā)周期。與前幾代FPGA相比，Virtex系列FPGA的特性主要體現在以下幾個(gè)方面：

(1)更高的處理速度和更高的邏輯門(mén)密度。Virtex系列最大系統門(mén)數高達100萬(wàn)門(mén)，系統性能可達200MHz，其中比較常用的幾個(gè)功能模塊性能如表1所示。

表1 Virtex 系列FPGA幾個(gè)常用功能模塊的性能

(2)更多可兼容的I/O接口標準。Virtex系列可兼容16種高性能接口標準，可直接與ZBTRAM器件接口，且其獨特的I/O分組方式可使多種不同電壓標準接口在同一片FPGA上實(shí)現。

(3)片內時(shí)鐘管理電路。Virtex系列內部包含4個(gè)靈活的延時(shí)鎖相環(huán)用于高級時(shí)鐘管理，可實(shí)現倍頻、分頻、鎖相等功能，此外還有4個(gè)主全局時(shí)鐘網(wǎng)絡(luò )和24個(gè)從本地時(shí)鐘網(wǎng)絡(luò )，以實(shí)現高速時(shí)鐘的傳輸。

(4)層次性存儲管理系統。Virtex系列內部查找單元可配置為16bit和32bitRAM、16bitDPRAM或16bit移位寄存器，其BlockRAM資源可配置為4kbitDPRAM或FIFO、CAM等存儲器件，且提供了高速外部RAM接口。

(5)更加靈活的系統結構。復雜的進(jìn)位邏輯鏈提高了算術(shù)邏輯性能，復雜的乘法器支持，級聯(lián)鏈支持寬位輸入模塊，豐富的帶時(shí)鐘使能的寄存器和鎖存器，支持異步和同步復位及置位，支持IEEE1149.1邊界掃描邏輯。

(6)基于SRAM的在系統可重構技術(shù)?？蔁o(wú)限次重復編程，包含主串、從串、SelectRAM和JTAG四種配置模式，支持部分重構。

2 基于Virtex系列FPGA的可編程嵌入式信號處理背板的設計

由于對Virtex系列FPGA進(jìn)行了充分理解和熟悉，我們研制了基于自行開(kāi)發(fā)的XPCI總線(xiàn)的可編程嵌入式信號處理背板。由于Virtex系列FPGA內部結構相同，外部引腳兼容，只是在系統門(mén)數上有所區別，我們采用了XCV200PQ240-4作為可編程嵌入式信號處理背板的主處理芯片，與FPGA接口的DSP采用功能強大、接口靈活的TMS320C40DSP。背板中DSP的應用目的是對FPGA進(jìn)行管理和控制、對FPGA處理結果進(jìn)行分析、通過(guò)DSP軟件實(shí)現其他相關(guān)功能，以提高系統設計的靈活性。C40DSP具有兩組外部總線(xiàn)資源和6個(gè)高速通信口，能方便靈活地實(shí)現系統擴展。背板中FPGA可根據設計需要選擇不同規模的芯片。

背板上主要包含1片XCV200PQ240FPGA、1片TMS320C40DSP、1片XC9536CPLD、1片EDI8L512SRAM(512K×32bit)、1片AT49020FlashV2MbitW、DSP調試JTAG接口、FPGA調試X_Checker接口、CPLD調試JTAG接口、自行開(kāi)發(fā)XPCI接口及5個(gè)獨立DSP通信口。背板所有器件除DSP外均采用貼片封裝、雙面裝焊，使得背板的尺寸較小(76mm×127mm×12mm)，DSP外圍512K×32bitSRAM使得背板系統能夠滿(mǎn)足大部分應用程序的要求。2MbitFlash用于固化FPGA配置和DSP應用程序代碼。背板系統既可以獨立工作(Standalone方式)，也可以通過(guò)XPCI總線(xiàn)嵌入系統工作(Plug_in方式)。

背板系統以40MHz晶振輸出作為時(shí)鐘，C40DSP工作在40MHz時(shí)鐘下，XCV200FPGA以40MHz時(shí)鐘作為輸入，在內部通過(guò)DDL電路可將內部工作時(shí)鐘倍頻到180MHz。DSP通過(guò)本地總線(xiàn)(LAa0..30b、LDa0..31b)以TTL兼容方式與FPGA接口，占用FPGA 65bit I/O資源;DSP通過(guò)本地總線(xiàn)對FPGA進(jìn)行配置、參數設置及數據交換，實(shí)現軟硬件之間的協(xié)同處理。

Virtex系列FPGA內部供電電壓為2.5V，I/O通過(guò)VCCO和VREF控制實(shí)現與各種電平接口之間的兼容;與TTL兼容的VCCO控制電壓為3.3V，VREF作為一般I/O使用;Virtex的I/O分組方式實(shí)現使得不同電平接口得以在同一芯片設計中共存。

背板通過(guò)168線(xiàn)XPCI總線(xiàn)與外部系統接口，XPCI總線(xiàn)主要包含三大部分：電源接口、FPGA的可編程I/O口、DSP接口。電源接口包括給DSP、CLPD、SRAM及其他TTL邏輯供電的5V電源，給XCV200PQ240等Virtex系列FPGA內部工作邏輯供電的2.5V電源，I/O接口供電電平VCCO和分組參考電平VREF(Bank0～Bank7WFPGA可編程I/O接口主要提供了64個(gè)從Virtex系列FPGA引出的可編程I/O引腳，用于設計特定邏輯;DSP接口提供了TMS320C40DSP主總線(xiàn)接口、中斷口和通信端口0及TCLK0和TCLK1，用于系統擴展及與用戶(hù)程序之間的數據交換。

背板有豐富的配置及調試接口。Virtex系列FPGA在板上可實(shí)現三種配置方式：從串方式(通過(guò)Xlinx專(zhuān)用X_Checker接口)、JTAG方式(通過(guò)XPCI接口提供給用戶(hù))、Select_RAM方式(通過(guò)DSP和XC9536CPLD實(shí)現);DSP調試通過(guò)專(zhuān)用14芯JTAG接口完成;CPLD邏輯可通過(guò)標準JTAG電纜實(shí)時(shí)修改配置。DSP其他5個(gè)通信口通過(guò)5個(gè)IDC14插座輸出，可根據系統實(shí)際需要選用。