基于FFT IP核的數字脈壓處理器的實(shí)現

引言

脈沖壓縮體制在現代雷達中被廣泛采用，通過(guò)發(fā)射寬脈沖來(lái)提高發(fā)射的平均功率，保證足夠的作用距離；接收時(shí)則采用相應的脈沖壓縮算法獲得脈寬較窄的脈沖，以提高距離分辨力，從而能夠很好地解決作用距離和距離分辨力之間的矛盾問(wèn)題。

線(xiàn)性調頻(LFM)信號通過(guò)在寬脈沖內附加載波線(xiàn)性調制以擴展信號帶寬，從而獲得較大的壓縮比。所需匹配濾波器對回波信號的多普勒頻移不敏感，因此LMF信號在日前許多雷達系統中仍在廣泛使用。

本文基于快速傅里葉IP核可復用和重配置的特點(diǎn)，實(shí)現一種頻域的FPGA數字脈壓處理器，能夠完成正交輸入的可變點(diǎn)LFM信號脈沖壓縮，具有設計靈活，調試方便，可擴展性強的特點(diǎn)。

1 系統功能硬件實(shí)現方法

該系統為某寬帶雷達系統的數據采集和數字脈沖壓縮部分。系統要求在1個(gè)脈沖重復周期(PRT)內完成距離通道的數據采集及1 024點(diǎn)的數字脈沖壓縮，并在當前PRT將脈壓結果傳送至DSP，其硬件結構如圖1所示。

數據采集系統主要包括前端的運算放大器和模／數轉換器。運算放大器選用ADI公司的AD8138，將輸入信號由單端轉換為差分形式以滿(mǎn)足ADC的輸入需求，并且消除共模噪聲的影響。模／數轉換器選用TI公司的ADS5500，具有14 b的分辨率和125 MSPS的最高采樣率，用來(lái)對輸入LFM信號進(jìn)行60 MHz的高速采樣。

數字脈沖壓縮模塊在FPGA中實(shí)現，FPGA選用Xilinx公司的XQ2V1000芯片。在對輸入采樣數據進(jìn)行脈沖壓縮后，結果存儲于FPGA片內的雙口RAM中，并向DSP發(fā)送中斷信號。DSP在接收到中斷信號后讀取RAM中的脈壓數據進(jìn)行主處理。

2 脈沖壓縮模塊的設計和實(shí)現

2．1 脈沖壓縮原理

數字脈沖壓縮技術(shù)是匹配濾波和相關(guān)接收理論的實(shí)際應用，頻域的匹配濾波等效于時(shí)域的相關(guān)接收?；谄ヅ錇V波理論實(shí)現數字脈沖壓縮的原理如圖2所示。

圖2中θ(f)為發(fā)射信號的非線(xiàn)性相位譜，接收的回波信號在經(jīng)過(guò)匹配濾波后，非線(xiàn)性相位譜得到校正。輸出的窄脈沖為：

匹配濾波器有一個(gè)重要的特性：對波形相同而幅度和時(shí)延不同的信號具有適應性。也就是說(shuō)，與信號s(t)匹配的濾波器，對信號as(t-τ)也是匹配的?；夭ㄐ盘杝(t)在波門(mén)中的位置反映在脈壓結果峰值出現的位置，這也是利用雷達脈沖進(jìn)行測距的主要依據。

2．2 脈沖壓縮原理

脈沖壓縮模塊包括FFT、與IFFT單元、復數乘法單元以及存儲單元，其結構框圖如圖3所示。其中，FFT和IFFT單元是通過(guò)復用Xilinx公司提供的快速傅里葉變換IP核來(lái)實(shí)現的，而硬件乘法器則為復乘提供了解決途徑。

采樣數據首先存入FIFO中進(jìn)行全局緩存，然后FFT單元從FIFO中讀取采樣數據，緊接著(zhù)進(jìn)行FFT運算，結果在流水輸出時(shí)直接與匹配濾波器系數相乘，并將運算結果寫(xiě)入塊RAMl中，最后IFFT單元從塊RAMl中讀取復乘后的數據進(jìn)行IFFT(復用FFT運算IP核)運算，結果寫(xiě)入塊RAMl后發(fā)送中斷信號，等待DSP讀取。

2．2．1 FFT處理單元的硬件復用

在系統中FFT處理單元通過(guò)使用軟核Fast Fourier Transform. v3．O來(lái)實(shí)現的。該IP核提供3種結構選擇。

(1)管線(xiàn)級，數據流水I／0。這種結構將若干基-2蝶形單元級聯(lián)起來(lái)，使得數據的輸入、計算、輸出可以流水進(jìn)行，從而可以達到很高的處理速度，但資源消耗較大；

(2)基-2，最少資源消耗。這種結構采用單個(gè)基-2蝶形單元對輸入數據進(jìn)行變換，運算消耗的時(shí)間較長(cháng)；

(3)基-4，突發(fā)I／O；這種結構采用單個(gè)基-4蝶形單元對輸入數據進(jìn)行變換，并利用塊RAM來(lái)存儲旋轉因子，占用系統資源較少，在1個(gè)PRT內可以完成脈壓結果的輸出，從而在資源和速度這兩者之間達到很好的平衡，也是設計中實(shí)際采用的結構。

FFT處理單元主要包括2個(gè)過(guò)程：數據I／O和運算過(guò)程，但兩者不是流水執行的。FFT啟動(dòng)信號有效后，數據開(kāi)始進(jìn)行裝載，裝載完成后開(kāi)始進(jìn)行FFT運算；等待運算結束后，結果才可以輸出。在運算過(guò)程中，不發(fā)生數據的裝載或輸出。

在數字設計中，FFT和IFFT處理單元時(shí)可以采用相同的結構來(lái)實(shí)現的。具體的方法是：在做IFFT運算前，先交換輸入數據的實(shí)部和虛部，然后送入FFT處理單元按照FFT的結構進(jìn)行運算，并交換FFT運算結果的實(shí)部和虛部，最后除以運算點(diǎn)數N，就可以得到IFFT的運算結果。

該IP核基于上面的方法同時(shí)具有進(jìn)行IFFT運算的功能，通過(guò)實(shí)時(shí)配置端口FWD INV上的電平可以實(shí)現復用，分別完成FFT和IFFT運算。在FPGA設計中，利用結構復用減少邏輯單元塊，不僅可以節約系統資源，而且能夠減少結構間的硬連線(xiàn)及傳輸線(xiàn)時(shí)延，有利于提高系統的工作頻率。

2．2．2 脈沖壓縮模塊的時(shí)序設計

由于FFT和IFFT的邏輯運算功能已經(jīng)在IP核中實(shí)現，因此時(shí)序設計便顯得尤為重要。在FFT(或IFFT)運算單元中，主要的狀態(tài)與時(shí)序控制信號及其功能描述如表1所示。

在采樣距離門(mén)有效期間，將樣本數據寫(xiě)入FIFO中進(jìn)行緩存。采樣結束后，通過(guò)FFT單元的寫(xiě)使能信號(NFFT_WE和FWD_INV_WE)將NFFT=010 10及FWD_INV_WE=1寫(xiě)入狀態(tài)控制寄存器設定工作模式，接著(zhù)啟動(dòng)START信號進(jìn)行FFT運算，寫(xiě)使能信號與sTART之間僅差1個(gè)時(shí)鐘周期。運算結束后，DONE信號有效1個(gè)時(shí)鐘周期，輸出使能信號UNLOAD與DONE同步，經(jīng)過(guò)7個(gè)時(shí)鐘周期后數據有效信號DV開(kāi)始有效，FFT運算結果開(kāi)始流水輸出，同時(shí)與匹配濾波器的系數相乘，并存入RAM中。由于乘法運算的固有延遲，寫(xiě)使能RAM_EN延遲DV信號2個(gè)時(shí)鐘周期。存儲結束時(shí)，IFFT單元的寫(xiě)使能信號同時(shí)有效，并設定NFFT=01010及FWD_INV_WE=0，接著(zhù)啟動(dòng)START信號進(jìn)行IFFT運算。運算結束后，DONE信號(與UNLOAD同步)再次有效，IFFT運算輸出結果在DV信號有效期間直接寫(xiě)入RAM中。單個(gè)PRT內各控制信號的具體時(shí)序說(shuō)明如圖4所示。


2．2．3 塊浮點(diǎn)數據格式

在數字信號處理系統中，數據表示格式可分為定點(diǎn)制、浮點(diǎn)制和塊浮點(diǎn)制，它們在實(shí)現時(shí)對系統資源的要求不同，工作速度也不同，有著(zhù)不同的適用范圍。定點(diǎn)表示法使用最多，簡(jiǎn)單且速度快，但動(dòng)態(tài)范圍有限，需要用合適的溢出控制規則(如定比例法)適當壓縮輸入信號的動(dòng)態(tài)范圍，但這樣會(huì )降低輸出信號的信噪比。浮點(diǎn)表示法的優(yōu)點(diǎn)是動(dòng)態(tài)范圍大，可避免溢出，能在很大的動(dòng)態(tài)范圍內達到很高的信噪比，主要缺點(diǎn)是系統實(shí)現復雜，硬件需求量大，成本和功耗高，而且速度較慢。

塊浮點(diǎn)表示法兼有定點(diǎn)法和浮點(diǎn)法的某些優(yōu)點(diǎn)，是以上2種表示法的結合。這種表示法首先對一組數據進(jìn)行檢測，歸一化最大數的小數部分，再建立適當的指數。接著(zhù)把剩下數據的小數部分轉化為合適的數，使它們可以使用最大數的指數。塊浮點(diǎn)算法的主要優(yōu)點(diǎn)是：大動(dòng)態(tài)范圍、低截斷(或舍入)噪聲，是一種有效的數據表示形式。從芯片實(shí)現角度上看，塊浮點(diǎn)表示法能夠保證較高的信號處理質(zhì)量，尤其適用于FFT運算的場(chǎng)合。脈壓模塊中的FFT核帶有塊浮點(diǎn)運算的功能，整個(gè)運算過(guò)程中的數據格式表示如圖5所示。

ADC輸入數據為14 b的二進(jìn)制補碼形式，對其低位補零擴展為16 b(IP核要求的輸入精度)后送入FFT運算單元，輸出結果為16 b的定點(diǎn)數以及指數EXP1。復乘包括乘法和累加運算，即FFT結果與匹配系數進(jìn)行16 b×16 b的乘法運算，所得結果再進(jìn)行加法運算；在進(jìn)行加法運算前，所有數據擴展為33 b以防止溢出的發(fā)生，最終數據截取高16 b送入IFFT處理單元，輸出為16 b的定點(diǎn)數和指數EXP2，將其與EXPl相加后得到指數EXP。脈壓的最終結果即為IFFT后的16 b定點(diǎn)數以及指數EXP，兩者分別存儲在FPGA片內RAM中。

2．3 脈沖壓縮模塊的測試

設輸入理想LFM信號參數如下：帶寬B=40 MHz；時(shí)寬T=6μs；系統樣本速率為60 MHz；使用海明窗加權。在上述條件下，脈沖壓縮系統的輸出結果對數圖如圖6所示。

在圖6中，橫軸代表距離采樣單元，即系統最小距離分辨率。通過(guò)系統實(shí)際處理結果與Madab仿真結果的對比驗證了設計的正確性和實(shí)用性。

3 結語(yǔ)

系統采用ADS5500完成14位、60 MSPS的數據采集，并在FPGA中實(shí)現1 024點(diǎn)的數字脈沖壓縮。設計采用并行流水方式提高工作速度，而塊浮點(diǎn)算法則充分保證運算的精度。IP核的復用大大降低硬件規模，從而使整個(gè)系統具有高速度、高精度和低功耗的特點(diǎn)。