Cadence獲得TSMC 7nm工藝技術(shù)認證

　　楷登電子(美國 Cadence 公司，NASDAQ: CDNS)今日正式宣布與臺灣積體電路制造股份有限公司(TSMC)取得的多項合作成果，進(jìn)一步強化面向移動(dòng)應用與高性能計算(HPC)平臺的7nm FinFET工藝創(chuàng )新。Cadence? 數字簽核與定制/模擬電路仿真工具獲得TSMC 7nm工藝 v1.0設計規則手冊(DRM)認證及SPICE認證。合作期間，Cadence開(kāi)發(fā)了包括多種解決方案的全新工藝設計包(PDK)，進(jìn)一步實(shí)現功耗、性能和面積(PPA)優(yōu)化。此外，Cadence 7nm定制電路設計參考流程(CDRF)與設計庫參數描述流程也獲得增強，并已有客戶(hù)完成7nm DDR4 PHY IP 的部署。

　　如需了解Cadence全流程數字與簽核先進(jìn)節點(diǎn)解決方案的詳細內容，請訪(fǎng)問(wèn)www.cadence.com/go/tsmc7nmdands。如需了解Cadence定制/模擬電路仿真先進(jìn)節點(diǎn)解決方案，請訪(fǎng)問(wèn)www.cadence.com/go/tsmc7nmcanda。如需了解Cadence IP 先進(jìn)節點(diǎn)解決方案，請訪(fǎng)問(wèn)www.cadence.com/go/tsmc7nmipadv。

　　7nm工具認證

　　面向TSMC的7nm工藝，Cadence打造了從設計實(shí)現到最終Signoff的完整數字流程，且已經(jīng)通過(guò)TSMC認證。該流程由以下核心系統組成：Innovus? 設計實(shí)現系統、Quantus? QRC提取解決方案、Tempus? 時(shí)序簽核解決方案、Voltus? IC電源完整性解決方案、Voltus-Fi定制化電源完整性解決方案、物理驗證系統(PVS)以及版圖依賴(lài)效應(LDE)電氣分析工具。

　　TSMC 7nm HPC平臺已獲得多項支持，包括Genus? 綜合解決方案的via-pillar建模以及完整的via-pillar設計實(shí)現和簽核環(huán)境。同時(shí)，時(shí)鐘網(wǎng)格控制和總線(xiàn)布線(xiàn)功能已經(jīng)實(shí)現對高性能設計庫的支持，進(jìn)一步優(yōu)化PPA性能并減少電遷移(EM)。上述特性皆有助于客戶(hù)在成功打造先進(jìn)節點(diǎn)系統的同時(shí)減少迭代次數，并確保成本與性能目標的實(shí)現。

　　獲得認證的定制/仿真工具包括：Spectre? 加速并行仿真器(APS)、Spectre eXtensive 分區仿真器(XPS)、Spectre經(jīng)典仿真器、Virtuoso?v版圖套件、Virtuoso電路原理圖編輯工具以及Virtuoso仿真設計環(huán)境(ADE)。7nm 工藝方面，高級設備投射以及定制化布線(xiàn)流程得到增強，助客戶(hù)提高生產(chǎn)力，滿(mǎn)足功耗、多種曝光，密度以及電遷移的要求。

　　7nm定制設計參考流程(CDRF)

　　為應對7nm定制與混合信號設計面臨的挑戰，Cadence成功開(kāi)發(fā)增強版定制電路設計參考流程(CDRF)。增強版CDRF以經(jīng)過(guò)改進(jìn)的設計方法為基礎，提供包括電路設計理念深度解讀、版圖設計實(shí)現，以及簽核與驗證模塊在內的多項特色功能，提高生產(chǎn)力。電路設計模塊詳細解讀了多項實(shí)現方法，包括如何通過(guò)使用模塊發(fā)生器(ModGen)限制條件和TSMC PDK 的設備陣列獲取電路原理圖、如何進(jìn)行功能性驗證、良率預估和優(yōu)化，以及如何進(jìn)行可靠性分析;簽核驗證方面，物理驗證模塊特別強調了設計規則與“布局對線(xiàn)路圖(LVS)”檢查、簽核寄生參數提取，以及電遷移和電壓降(EM/IR)簽核檢查。

　　版圖設計實(shí)現模塊包括針對FinFET設備電路布局的互聯(lián)與限制條件驅動(dòng)版圖，助設計師遵守設計規則，應對版圖依賴(lài)效應(LDE)。布線(xiàn)模塊包括色彩感知流程和創(chuàng )新的電痕模式系統，縮短設計時(shí)間，減少寄生，并幫助設計師避免因電遷移而導致的一系列問(wèn)題。

　　7nm設計庫參數特征化工具流程

　　工具認證以外，Cadence Virtuoso Liberate? 參數特征化解決方案和 Virtuoso Variety? 統計參數特征化解決方案也獲得TSMC批準，將為包括高級時(shí)序、噪聲和功耗模型在內的7nm工藝提供Liberty內容庫。憑借創(chuàng )新的自由變量形式(LVF)描述方法，上述解決方案可以實(shí)現工藝變更簽核;并創(chuàng )建電遷移(EM)模型，實(shí)現EM信號優(yōu)化及簽核。

　　面向7nm工藝的IP合作

　　作為DDR控制器和PHY IP的領(lǐng)先企業(yè)，Cadence DDR4 PHY和LPDDR4 PHY曾用于數代TSMC工藝技術(shù)(從28HPM/28HPC/28HPC+，到 16FF+/16FFC節點(diǎn))。通過(guò)與TSMC及用戶(hù)的緊密合作，Cadence從去年開(kāi)始致力于開(kāi)發(fā)7nm工藝IP。截至2016年第4季度，Cadence應用7nm工藝節點(diǎn)實(shí)現DDR4 PHY旗艦產(chǎn)品的成功流片;核心客戶(hù)也已完成7nm DDR PHY與現有企業(yè)級SoC的集成。

　　“TSMC的最新工藝結合Cadence的強大工具與IP，必將為我們的共同客戶(hù)打造最佳的先進(jìn)節點(diǎn)設計解決方案，”Cadence公司執行副總裁兼數字與簽核事業(yè)部、系統與驗證事業(yè)部總經(jīng)理Anirudh Devgan博士表示?！半S著(zhù)v1.0設計規則的成熟以及TSMC認證的獲得，我們已經(jīng)做好充分準備，滿(mǎn)足最具創(chuàng )新能力7nm工藝客戶(hù)的生產(chǎn)需求?！?/p>

　　“全新v1.0設計規則與PDK表明，我們在7nm生產(chǎn)設計領(lǐng)域已經(jīng)達到了全新高度，”TSMC設計架構市場(chǎng)部高級總監Suk Lee表示?！拔覀兣cCadence緊密合作，共同開(kāi)發(fā)針對7nm設計的創(chuàng )新IP并為其頒發(fā)認證，助力我們的共同客戶(hù)實(shí)現移動(dòng)設備與HPC設計的PPA目標?！?/p>

　　“ARM與Cadence和TSMC已經(jīng)就7nm設計流程展開(kāi)密切合作，” ARM公司系統與軟件事業(yè)部總經(jīng)理Monika Biddulph表示?！霸摿鞒虒⑦M(jìn)一步推動(dòng)高端移動(dòng)應用與高性能運算應用的平臺開(kāi)發(fā)?！?/p>