盤(pán)點(diǎn)用了三星14nm FinFET 制程的產(chǎn)品

　　圖6提供了一個(gè)線(xiàn)索。透過(guò)圖6分別描繪出針對幾個(gè)先進(jìn)邏輯元件所測得的實(shí)體層閘極長(cháng)度、制造商所宣稱(chēng)的制程節點(diǎn)，以及晶體管的接觸閘間距。晶體管以130nm節點(diǎn)進(jìn)行制造時(shí)，較大的閘極長(cháng)度更接近制程節點(diǎn)。但從110nm到65nm，閘極長(cháng)度微縮的速度較制程節點(diǎn)更快速，也比制程節點(diǎn)更短。至于45 nm及其更小的制程，閘極長(cháng)度的微縮速率則減緩。

　　我們還為相同的元件繪制出接觸閘間距，這一間距長(cháng)度是制程節點(diǎn)的3.3倍，而且所有的制程節點(diǎn)在這一點(diǎn)上都是一樣的。我們還發(fā)現最小的金屬間距也可擴展到大約3倍的制程節點(diǎn)。

　　我們經(jīng)常使用接觸閘間距和6T SRAM單元面積來(lái)代表制程節點(diǎn);但這導致了一個(gè)問(wèn)題：所謂的16nm或14nm制程節點(diǎn)真的是這樣的節點(diǎn)尺寸嗎?例如，三星的鰭片間距、閘極長(cháng)度、接觸閘間距以及6T SRAM單元面積，都比英特爾的14nm更大，其6T SRAM單元面積也比臺積電的16nm SRAM更大。那么，它究竟是不是真的14nm制程?

　　我們之中有一名工程師認為，鰭片間距最接近于制程節點(diǎn)，就像我們在DRAM中看到的主動(dòng)間距以及在NAND快閃記憶體中的STI間距一樣。我們在表1中列出了英特爾、三星與臺積電16/14nm元件的1/3鰭間距，這看起來(lái)的確更能代表制程節點(diǎn)。

　　圖6：晶體管閘極長(cháng)度、接觸閘間距與制程節點(diǎn)的比較

　　那么，我們應該可期待三星新一代的LPP制程有些什么變化?三星在最近的新聞發(fā)布中提到LPP制程將可提高15%的晶體管開(kāi)關(guān)速度，同時(shí)降低15%的功耗。這些都是透過(guò)增加晶體管的鰭片高度以及增強應變工程而實(shí)現的。而我則預期還會(huì )有一點(diǎn)點(diǎn)的制程微縮，從而使其晶體管尺寸與6T SRAM單元面積更接近于英特爾的14nm制程節點(diǎn)。