電接枝技術(shù)助力高深寬比TSV
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3D-IC設計者希望制作出高深寬比(HAR>10:1)硅通孔(TSV)，從而設計出更小尺寸的通孔，以減小TSV通孔群在硅片上的占用空間，最終改進(jìn)信號的完整性。事實(shí)上，當前傳統的TSV生產(chǎn)供應鏈已落后于ITRS對其的預測。以干法和濕法工藝為基礎的傳統解決方案把那些專(zhuān)門(mén)設計應用于MEMS或雙嵌入式的昂貴的工具轉而應用到工藝窗邊緣或工藝窗外部的工藝處理中。這樣做的結果要么影響產(chǎn)品的性能，要么使工藝占有成本高得無(wú)法接受。當AR>5:1時(shí)，PVD薄膜會(huì )變得不連續；由于使用納米噴涂工具，電離PVD或ALD的成本變得極其昂貴。
本文引用地址：http://dyxdggzs.com/article/195133.htm當前，采用一種納米技術(shù)解決方案可實(shí)現HAR>20:1的結構，而成本只占傳統工藝的一部分。這種工藝被稱(chēng)為電接枝技術(shù)（Electrografting），通常要沿著(zhù)TSV的內壁形成表面活性共形膜。這種膜比較薄，具有連續性和粘著(zhù)性，且十分均勻。這項濕法工藝使用標準電鍍工具，具有極高的成本效益。
TSV對3D-IC設計的影響
雖然把TSV融入主流半導體工藝還需要解決一些技術(shù)難題，但研究TSV對3D-IC設計流程的影響卻十分必要?？偟膩?lái)說(shuō)，TSV技術(shù)革新受到性能和功能進(jìn)步等設計要求的帶動(dòng)，相反，多芯片模塊(MCM)解決方案受到技術(shù)進(jìn)步的推動(dòng)，卻一直不被主流技術(shù)所接納。因此，通過(guò)簡(jiǎn)要討論3D-IC的設計問(wèn)題可以對SAR TSV技術(shù)的主要推動(dòng)力進(jìn)行深層次分析。
我們的研究實(shí)例是一個(gè)移動(dòng)通信應用的新型CPU子系統，在堆疊封裝(PoP)結構中包含一個(gè)ARM11基微處理器、一個(gè)2Gb NAND存儲芯片和一個(gè)1Mb DRAM芯片，帶有500個(gè)I/O引腳，其中一半用于電源和接地的布線(xiàn)。此外，需要大約80個(gè)內部連接把三個(gè)IC連接到PoP中；這樣，信號I/O的總數為330。采用低功率65nm技術(shù)制作的用于最新智能電話(huà)的三星S3C6410就是這種CPU子系統的典型實(shí)例。
為了對這一實(shí)例進(jìn)行分析，我們設計了一個(gè)這種子系統的3D-IC堆疊，并使用TSV技術(shù)把3個(gè)芯片連接起來(lái)，其中小型低功率微處理器位于堆疊頂部，兩個(gè)存儲IC位于下部。雖然從功耗的角度來(lái)看這種安排并不一定十分理想，但考慮到對微處理器的低功耗和小尺寸要求，這種選擇就顯得比較合理了。當然也可以使用其它結構，不會(huì )影響從這一范例獲得的結論。
讓我們詳細介紹一下微處理器的相關(guān)技術(shù)參數，并做出以下假設：IC尺寸為8×8mm，#信號TSV為330，#電源和接地TSV為660 （經(jīng)驗數據：是#信號 I/O的2倍），晶圓成本/mm2為0.10$。
假設共有1000個(gè)TSV，通孔密度可達16TSV/mm2。這樣就可以計算出1000個(gè)TSV在IC上的空間占用情況。對深寬比分別為5:1、10:1和20:1的三種TSV進(jìn)行了比較，前提條件是使它們保持相同的通孔深度和相同的禁用區標準。表1概況了所有相關(guān)數據并說(shuō)明了硅片的實(shí)際占用情況。
表1清楚地表明了高深寬比TSV對縮小硅片面積的重要影響。節省的硅片面積隨TSV深寬比的增大呈指數增長(cháng)，隨TSV密度的增大呈線(xiàn)性增長(cháng)。換而言之，電接枝技術(shù)使TSV深寬比增大了3倍，使單位面積TSV的數量增加了8倍。在當前的范例中，采用深寬比為20:1的TSV取代5:1的TSV將使每個(gè)晶圓的成本收益達到731$。
信號完整性
不斷縮小TSV的直徑可能使信號完整性下降，這是它的不利之處。通孔排列得越緊密，串擾和其它寄生效應就會(huì )變得越明顯。這個(gè)問(wèn)題應當屬于設計技巧的范疇，而TSV工藝限制卻不屬于設計問(wèn)題，而應當屬于設計最佳實(shí)踐。舉例來(lái)說(shuō)，由于對TSV數量的要求不斷增多，設計者便把許多TSV用作信號通孔周?chē)慕拥仄帘?。通過(guò)合理排列TSV，使每個(gè)TSV傳送不同的信號， 9個(gè)小尺寸TSV的傳輸特性?xún)?yōu)于 1個(gè)大尺寸TSV（圖1）。
電接枝技術(shù)
如上所述，電接枝技術(shù)是一種基于表面化學(xué)配方和工藝的納米技術(shù)解決方案。它用于導體和半導體表面，通過(guò)特定先驅物分子與表面之間的原位化學(xué)反應的激發(fā)作用，使各種薄覆蓋層自定向生長(cháng)。它屬于濕法工藝，但與電鍍或噴涂工藝不同，它的化學(xué)反應發(fā)生在硅表面，而不是發(fā)生在電解容器或電解槽中。各種膜物質(zhì)被直接還原到晶圓表面，最終的穩態(tài)也不呈溶液形式。膜是從表面向上生長(cháng)的，而不是淀積到硅片表面，從晶圓到籽晶層形成具有高粘著(zhù)性的共價(jià)鍵薄膜堆疊。電接枝膜能與各種形狀的表面保持共形。整體工藝(隔離、勢壘、籽晶)均使用標準電鍍工具，工藝成本大幅度下降。
雖然電接枝技術(shù)的工藝成本只占傳統工藝的一部分，但TSV深寬比>20:1時(shí)形成的隔離和金屬化膜的臺階覆蓋率(底部/頂部厚度比)可高達90%，且具有極好的粘接性和均勻性，能夠滿(mǎn)足各種類(lèi)型的電和熱-機械性能要求（表2）。
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