低功耗器件的“設計時(shí)測試”方法

在65nm制造工藝條件下，依靠電池供電的器件正在大量出現。這種先進(jìn)的工藝技術(shù)使得新器件較前代工藝的同類(lèi)器件具有很多改進(jìn)。采用65nm工藝之后，設計人員可以在一塊單獨的裸片上集成遠多于過(guò)去的晶體管，還可以在器件中集成多個(gè)IP內核、大量的嵌入式存儲器、更多的復雜模擬電路，同時(shí)實(shí)現比90nm工藝下類(lèi)似器件更高的性能、更低的功耗和更低的成本。

然而在65nm下，由于器件中晶體管漏電流造成的功耗卻遠高于(呈指數關(guān)系)舊工藝結點(diǎn)下的器件。因此，臺積電(TSMC)之類(lèi)的大型晶圓代工廠(chǎng)已經(jīng)將減小漏電流當作65nm參考流程中的一個(gè)首要任務(wù)。泄漏并不是什么新現象，但65nm工藝器件的工作電壓比老工藝器件的工作電壓低，因此開(kāi)啟單個(gè)晶體管所需的閾值電壓也比老工藝的器件低。閾值電壓較低就可能經(jīng)常無(wú)意中觸發(fā)非活動(dòng)的狀態(tài)，從而導致源極到漏極流過(guò)很大的電流，或者說(shuō)導致泄漏。用于解決這一問(wèn)題的最新技術(shù)往往采用內建高Vt標頭(header)或標尾(footer)的多閾值邏輯門(mén)，標頭和標尾用于在空閑狀態(tài)下關(guān)斷邏輯門(mén)。此外，也可以在設計邏輯中添加一些特定的電源關(guān)斷模式，而且設計師們也正在利用更多的門(mén)控時(shí)鐘來(lái)管理設計中每個(gè)時(shí)鐘區的功耗。以上各種方法綜合起來(lái)，正在幫助我們減小晶體管的泄漏。

要想充分利用這些新技術(shù)，設計人員必須在整個(gè)設計流程中都非常關(guān)注功耗問(wèn)題。硬件工程師和嵌入式軟件工程師都必須盡早參與，以保證產(chǎn)品的設計成功和按時(shí)發(fā)布。同時(shí)，低功耗設計對設計驗證，尤其是對所有電源管理特性的驗證，也有很大影響。因為這需要在所有可能的工作條件下進(jìn)行大量驗證工作，包括測試每種功率模式。對所有功率模式(上電和掉電)以及隨后的器件行為序列的測試必須在流片之前完成。此外，驗證工程師還必須進(jìn)行測試以保證孤立的邏輯也能正常工作。這是利用帶隨機和定向案例的廣泛的測試套件實(shí)現的。

實(shí)現功耗相關(guān)特性的自動(dòng)化驗證是一次意義重大的努力，它要求設計人員在整個(gè)設計過(guò)程中都給予驗證工作足夠的重視。例如，低功耗邏輯測試套件必須確保專(zhuān)用邏輯不但能降低動(dòng)態(tài)功耗，還能保證掉電的電路在任何工作狀態(tài)下都不會(huì )向工作的電路傳播隨機數據。為確保這些問(wèn)題不會(huì )發(fā)生，設計過(guò)程中每出現一次代碼修改，驗證工程師都必須進(jìn)行大量仿真，并采用大量其他的格式驗證資源。

低功耗可測試性設計面臨的挑戰

一個(gè)常被忽視，或者說(shuō)設計人員最多在設計后期才會(huì )考慮的問(wèn)題，是器件在制造測試過(guò)程中的功耗。在可測試性設計(DFT)中，尤其是低功耗器件的DFT中，需要考慮的問(wèn)題很多。其中，盡早并且嚴格注意制造測試中的功耗，對于大量交付可靠的低功耗器件而言，十分關(guān)鍵。因為在制造測試過(guò)程中，器件的功耗如果大大超出器件的功率指標，可能會(huì )導致閘極氧化層擊穿，嚴重時(shí)甚至會(huì )損壞芯片。

低功耗DFT的最佳方案需要采用一種“設計時(shí)測試”(Design With Test, DWT)流程，以便最好地解決標準的設計和實(shí)現流程中的測試問(wèn)題，從而保證將這些問(wèn)題帶來(lái)的影響降至最小，并最終得到高質(zhì)量的低功耗器件。DWT方法是指在整個(gè)設計流程中都采用同樣的功耗感知測試策略，以便使每種工具都能注意到，盡量減小每一個(gè)低功耗測試步驟帶來(lái)的影響，從而解決65nm低功耗器件制造中較難解決的測試問(wèn)題。DWT方法將對功耗的關(guān)注深植入設計、實(shí)現和測試工具中，因而采用該方法后，可以將器件的功耗限制與時(shí)序、面積、良率和測試等其他約束條件聯(lián)合起來(lái)，進(jìn)行全面優(yōu)化。

DWT助推低功耗DFT

采用DWT方法時(shí)，工具的集成深度以及不同工具之間是否具備流暢的互通性，決定了RTL驗證、綜合、測試、等效檢驗、區域規劃以及布局和布線(xiàn)工具之間的功耗約束情況。全面優(yōu)化的結果是使制造出的芯片可測性很高，并且器件不但在工作過(guò)程中，而且在制造流程的測試過(guò)程中都能夠滿(mǎn)足功耗預算。這種方法要求不論設計進(jìn)行到流程的哪個(gè)階段，都采用同一個(gè)文件定義功耗因素，從而保證整個(gè)流程中的所有工具對器件的功耗要求都有相同的理解。

要設計出高質(zhì)量的低功耗器件，必須在整個(gè)設計過(guò)程中都給予DFT足夠的重視。也就是說(shuō)，DFT的范圍必須擴展，其邏輯必須能在制造測試過(guò)程(包括晶元篩選、封裝測試和環(huán)境審查)中以不超出器件功耗指標的方式控制和測試與功耗相關(guān)的電路。需要特別說(shuō)明的是，在采用了DWT方法的低功耗設計中，可以輕易插入感知功耗的DFT結構，從而允許在整個(gè)芯片的功耗預算內對各個(gè)功耗區域進(jìn)行測試。

一個(gè)器件中的裸片上往往分布有不同的孤立電壓區。在制造測試中，這些電壓區必須由掃入電源控制信號的數據來(lái)控制其開(kāi)/關(guān)，而在芯片定型后要測試這多個(gè)電壓區往往會(huì )導致功耗過(guò)大。低功耗測試中存在的挑戰絕不僅僅是控制測試中的功耗。要在低功耗環(huán)境下達到高質(zhì)量，那么各個(gè)分離單元、電平轉換器和狀態(tài)保持寄存器，只要需要測試，就必須能夠通過(guò)一個(gè)掃描鏈控制。這樣才可能測試如此復雜的結構，以保證在低功耗方面隨機的、系統的甚至是微小的具體瑕疵都能被找到。

低功耗ATPG

在DWT流程的物理實(shí)現過(guò)程中，進(jìn)行測試插入時(shí)是考慮了功耗的。測試插入包括將掃描鏈真正連接到邊界掃描I/O、嵌入式存儲器內建自測(BIST)控制器、片上壓縮邏輯、片上時(shí)鐘產(chǎn)生和IEEE1500封裝。例如，在連接了片上測試壓縮邏輯之后，會(huì )顯著(zhù)地增大功耗負荷。因此，插入片上壓縮邏輯時(shí)必須進(jìn)行功耗折衷。必須在全面理解功耗要求的情況下對掃描鏈的長(cháng)度進(jìn)行優(yōu)化，以保證在與片上壓縮邏輯有關(guān)的大量短掃描鏈間變化時(shí)產(chǎn)生的功耗不會(huì )對總功耗有負面影響。隨著(zhù)測試模式下的功耗情況越來(lái)越引人關(guān)注，在創(chuàng )建功耗優(yōu)化的測試模式方面ATPG本身開(kāi)始變得越來(lái)越重要。即通過(guò)限制開(kāi)關(guān)行為，同時(shí)利用由設計師添加的功耗管理邏輯來(lái)達到限制功耗的目的。例如，感知功耗的ATPG就可以通過(guò)智能化填充掃描鏈中的“無(wú)需注意”位，將觸發(fā)器的轉換次數減至最少，從而達到極大減小功耗的目的。

最后一點(diǎn)，由于DWT的第一次測試肯定是在測試儀上運行，因而還能降低制造成本。這是因為DWT在測試和功耗驗證間進(jìn)行了相當緊密的集成。同時(shí)，在芯片流片之前進(jìn)行制造測試的自動(dòng)化驗證(利用仿真、等效檢驗、約束產(chǎn)生和高級格式分析等技術(shù))也使ATE程序能夠一次成功。

本文小結

作為消費者，我們每天使用的產(chǎn)品中都有低功耗器件。此類(lèi)器件能夠持續興旺發(fā)展的關(guān)鍵就是品質(zhì)和可靠性，而不論品質(zhì)還是可靠性都高度依賴(lài)于器件的制造測試工藝，以及能否通過(guò)制造測試剔除壞的器件，同時(shí)不因掃描測試時(shí)過(guò)大的功耗而降低器件的可靠性。保證低功耗環(huán)境下成功實(shí)現制造測試的最佳方法就是在設計早期就將利用能感知功耗的DFT和ATPG工具進(jìn)行測試時(shí)的功耗考慮在內。而要使這些工具最大程度地發(fā)揮功效，測試就必須成為設計過(guò)程的一部分。于是，為保證低功耗產(chǎn)品的發(fā)展能夠更進(jìn)一步，“設計時(shí)測試”(DWT)這種對工具進(jìn)行了深度集成并充分考慮測試過(guò)程中功耗的新方法就必將起到十分重要的作用。