基于LEON3處理器和Speed協(xié)處理器的復雜SoC設計

　　為了使Speed可以順利接收LEON3傳送過(guò)來(lái)的控制字或DMA傳送過(guò)來(lái)的原始數據，需要在原有的Speed core模塊頂層添加AHB Slaver協(xié)議來(lái)接收AHB上傳送的數據，以及產(chǎn)生相應波形的HDL代碼來(lái)將C程序的信息生成Speed所能識別的信號波形進(jìn)入Speed模塊內部，即從圖6中的控制字，轉化成圖7中的時(shí)序。

圖6 C語(yǔ)言描述的Speed控制字

圖7 Speed core所需的配置時(shí)序

　　同理于控制字，濾波系數和原始數據的輸入亦需要一定的HDL代碼來(lái)實(shí)現指令或數據向時(shí)序圖的轉化，其本質(zhì)相當于譯碼，實(shí)現起來(lái)難度不大，此處就不再累述。Speed處理后數據通過(guò)狀態(tài)信號(zero_flag)下降沿觸發(fā)LEON3的中斷響應，實(shí)現向外部存儲器的輸出，此過(guò)程和數據輸入類(lèi)似。

　　編程、編譯及仿真

　　用戶(hù)在C編程時(shí)，只需要按照Speed所需的啟動(dòng)方式，先設置控制字、再輸入濾波系數、然后啟動(dòng)DMA輸入原始數據。值得注意的地方是，為了實(shí)現Speed的運算與DMA中原始數據輸入同步，需要在C代碼的不同指令間插入一定的延遲指令，此延遲間隔可根據軟硬件的響應速度來(lái)計算。

　　Gaisler Research公司提供完整的LEON3開(kāi)發(fā)套件，包括C代碼編譯器sparc-elf-gcc，大大方便了軟硬件開(kāi)發(fā)和聯(lián)合調試。 將LEON3和Speed的SoC硬件HDL描述，及編譯后的二進(jìn)制指令調入Modelsim進(jìn)行軟件仿真，再利用FPGA進(jìn)行硬件仿真，其結果如圖8、9、10所示。

圖8 從C語(yǔ)言控制字產(chǎn)生的配置時(shí)序

圖9 觸發(fā)中斷響應的zero_flag信號

圖10 在A(yíng)ltera StratixII 2S180中的仿真結果

　　結語(yǔ)

　　本項目利用LEON3的高性能、易編程、開(kāi)源等優(yōu)點(diǎn)，開(kāi)發(fā)了AHB總線(xiàn)接口和DMA控制器，實(shí)現了Speed專(zhuān)用信號處理器的軟件可編程，大大簡(jiǎn)化了Speed用戶(hù)的開(kāi)發(fā)過(guò)程。有待改進(jìn)之處是，1)當前Speed可處理40bit數據，而Leon3是32bit，沒(méi)有最大限度發(fā)揮Speed的運算能力;2)如果在LEON3上運行RTEMS (Real Time Executive for Multiprocessor Systems) 操作系統，將進(jìn)一步方便用戶(hù)擴展LEON3的利用價(jià)值。