FPGA相關(guān)技術(shù)助力高端存儲器接口設計

高性能系統設計師在滿(mǎn)足關(guān)鍵時(shí)序余量的同時(shí)要力爭獲得更高性能，而存儲器>存儲器接口設計則是一項艱巨挑戰。雙倍數據速率SDRAM和4倍數據速率SDRAM都采用源同步接口來(lái)把數據和時(shí)鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內部利用時(shí)鐘來(lái)鎖存數據，此舉可消除接口控制問(wèn)題(例如在存儲器>存儲器和FPGA間的信號傳遞時(shí)間)，但也為設計師帶來(lái)了必須解決的新挑戰。
關(guān)鍵問(wèn)題之一就是如何滿(mǎn)足各種讀取數據捕捉需求以實(shí)現高速接口。隨著(zhù)數據有效窗越來(lái)越小，該問(wèn)題也益發(fā)重要;同時(shí)，更具挑戰性的問(wèn)題是，如何讓接收到的時(shí)鐘與數據中心對準。

　　基于FPGA、ASIC和ASSP控制器的設計所采用的傳統方法是使用鎖相環(huán)或延遲鎖定環(huán)電路，以保證在源時(shí)鐘和用于捕捉數據的時(shí)鐘間具有固定的相移或延時(shí)。該方法的一個(gè)明顯缺點(diǎn)是延時(shí)是固定的單一值，且在整個(gè)設計周期是預先

　　設定好的。但在實(shí)際系統中，由到不同存儲器>存儲器器件的不同布線(xiàn)、FPGA間的變異以及工藝、電壓和溫度等系統條件所引發(fā)的難以預測的變化很容易帶來(lái)偏差，因此，預先設定的相移是不準確的。

　　現在，FPGA供應商提供的新的硅特性、以及硬件經(jīng)過(guò)驗證的參考設計已克服了這些挑戰。此外，工程師還必須遵循一些基本規則以縮短設計周期。

　　應該：

　　利用最新的FPGA硅特性來(lái)構建接口。這樣做將減少FPGA邏輯資源使用，優(yōu)化功耗并提高時(shí)序余裕。分辨率75 ps的可調輸入延時(shí)時(shí)拍等I/O硅特性可支持精準的時(shí)鐘到數據對中。

　　采用動(dòng)態(tài)校準機制來(lái)調整時(shí)鐘和選通脈沖的關(guān)系并將FPGA時(shí)鐘對準讀取數據的中心。這種方案可提供運行時(shí)調整以補償設計過(guò)程中無(wú)法考慮到的所有系統變異。

　　采用領(lǐng)先FPGA供應商提供的硬件經(jīng)過(guò)驗證的參考設計。用戶(hù)在自己的定制設計中，可把參考設計作為起點(diǎn)，從而節省寶貴的時(shí)間和資源。

　　根據PCB和FPGA設計，驗證同時(shí)切換輸出的一致性。采用具有電源管腳均勻分布的新FPGA封裝，通過(guò)有效改善信號返回電流路徑降低SSO噪聲。該技術(shù)可支持更寬的數據總線(xiàn)。

　　運行Ibis仿真以確保信號質(zhì)量。此舉將有助于為不同信號選擇和調整終接端子。在分析中，利用實(shí)際PCB布局來(lái)運行仿真，以綜合串擾、去耦、終止和線(xiàn)跡配置的影響。

圖：采用動(dòng)態(tài)校準機制來(lái)調整時(shí)鐘和選通脈沖關(guān)系，并將FPGA時(shí)鐘與所讀取的數據實(shí)現中心對齊。

　　避免：

　　在讀周期中，采用固定相移延時(shí)使時(shí)鐘或選通脈沖對中數據有效窗。當數據速率很高時(shí)，由于在設計期間無(wú)法考慮到的工藝、電壓和溫度等系統變異，這么做可能減小設計余裕。

　　跳過(guò)功能性和布局-布線(xiàn)后仿真步驟不執行。這些步驟所花的時(shí)間往往可在硬件調試期間得到幾倍的回報。另外，當需要最佳性能時(shí)，布局后仿真是接口調試的良好工具。

　　任意選取管腳，選擇時(shí)僅憑借經(jīng)驗和常識。一般來(lái)說(shuō)，應該把數據位集中在一起，并保持在一或兩個(gè)時(shí)鐘區內，這樣可以產(chǎn)生好的結果。另外，還要考慮FPGA裸片內的接口映射，它應靠近實(shí)現接口的區域，以減小內部布線(xiàn)延時(shí)。 ; 假定驅動(dòng)器的阻抗為0歐姆?？偩€(xiàn)上負載越大意味著(zhù)對信號完整性約束的要求越嚴格。就深接口來(lái)說(shuō)，考慮利用幾個(gè)帶寄存器的DIMM來(lái)達到期望的存儲器>存儲器深度(帶寄存器DIMM的地址網(wǎng)絡(luò )的負載僅為1，而無(wú)緩沖器的DIMM的負載是18)。

　　PCB布局中，在通過(guò)接口的返回路徑上出現中斷和障礙物。中斷將使返回電流的路徑更長(cháng)，并會(huì )在系統中產(chǎn)生有害噪聲。