FPGA與ADSP TS201的總線(xiàn)接口設計
加入技術(shù)交流群
2．3 32位數據總線(xiàn)，64位寄存器
前面提到，突發(fā)流水協(xié)議與普通流水協(xié)議數據傳輸機制是一樣的，只是多了一個(gè)指示信號BRST，當寫(xiě)操作時(shí)，FPGA如果在前一時(shí)鐘沿采到地址、WRx、BRST信號有效，在下一時(shí)鐘沿就鎖存數據到寄存器低位，而如果在前一時(shí)鐘沿采到地址、WRL有效，而B(niǎo)RST信號無(wú)效，在下一時(shí)鐘沿就鎖存數據到寄存器高位。同樣，當讀操作時(shí)，FPGA如果采到地址、RD、BRST信號有效，就將寄存器低位驅動(dòng)到數據總線(xiàn)上，而如果采到地址、RD有效，BRST而信號無(wú)效，就將寄存器高位驅動(dòng)到數據總線(xiàn)上，具體在哪個(gè)時(shí)鐘沿驅動(dòng)，由流水深度決定。本文引用地址：http://dyxdggzs.com/article/191872.htm
3 DSP設置
ADSP TS201與FPGA通信時(shí)，DSP是否采用流水協(xié)議，數據總線(xiàn)位寬，以及流水深度都可以通過(guò)系統配置寄存器SYSCON進(jìn)行設置，SYSCON詳細設置見(jiàn)文獻[3]，以32位數據總線(xiàn)訪(fǎng)問(wèn)64位寄存器為例，一級流水，SYSCON設置為
4 結束語(yǔ)
文中實(shí)現了DSP通過(guò)外部總線(xiàn)接口訪(fǎng)問(wèn)FPGA內部寄存器，但是如果需要傳輸的數據量很大，或者DSP與FPGA的時(shí)鐘不同步，就不能用寄存器來(lái)實(shí)現，需要借助于雙口RAM或者FIFO，讀者可以在本文的基礎上加以改進(jìn)。
評論