FPGA與ADSP TS201的總線(xiàn)接口設計

由圖2可以看出，數據傳輸機制與普通流水協(xié)議相同，只多了一個(gè)BRST指示信號，它與地址1同時(shí)有效，表示本次數據沒(méi)有傳輸完畢，下次要傳輸的數據與本次傳輸的數據是一個(gè)整體，即BRST有效時(shí)傳輸是低32位數據，無(wú)效時(shí)傳輸的是高32位數據，這樣就實(shí)現了在32位數據總線(xiàn)上傳輸64位數據，如果沒(méi)有BRST信號，該過(guò)程會(huì )被認為是2次32位傳輸。
同理，如果用32位數據總線(xiàn)傳輸128位數據，在傳輸前3個(gè)32位數據的時(shí)候，BRST信號有效，傳輸最后一個(gè)32位數據BRST無(wú)效。
注意：使用流水協(xié)議時(shí)，流水深度由傳輸類(lèi)型(讀數據還是寫(xiě)數據)決定。在寫(xiě)數據傳輸中，流水深度固定為1；在讀數據傳輸中，流水線(xiàn)深度可由用戶(hù)編程決定，即由系統配置寄存器SYSCON決定，在1~4之間可變。

2 FPGA設計
由于DSP的協(xié)議是相對固定的，FPGA只需按照協(xié)議進(jìn)行設計即可，下面以DSP訪(fǎng)問(wèn)FPGA內部寄存器為例詳細介紹。筆者建議采用同步設計，主要信號、輸出信號都由時(shí)鐘沿驅動(dòng)，可以有效避免毛刺。
為了使所設計的模塊通用化，可設流水深度、數據總線(xiàn)位寬、寄存器位寬、寄存器地址可設。筆者建議采用參數化設計，使用參數傳遞語(yǔ)言GENERIC將參數傳遞給實(shí)體，在實(shí)體內部使用外if…else結構，這樣在一個(gè)程序中可以包含各種情況，但不會(huì )增加邏輯的使用量。下面以個(gè)別情況為例，詳細介紹。
2．1 32位數據總線(xiàn)，32位寄存器，寫(xiě)操作
前面提過(guò)，DSP采用流水協(xié)議寫(xiě)FPGA時(shí)，流水深度固定為1，FPGA在前一時(shí)鐘沿采到地址、WRx信號有效，在下一時(shí)鐘沿就鎖存數據，如圖1所示，FPGA在時(shí)鐘沿1采到地址總線(xiàn)上的地址與寄存器地址一致，WRx信號為低，寫(xiě)標志信號S_W_FLAG置高，由于采用同步設計，FPGA只有在時(shí)鐘沿2才能采到S_W_FLAG為高，一旦采到S_W_FLAG為高，FPGA就鎖存數據總線(xiàn)上的數據，即在時(shí)鐘沿2鎖存數據。
2．2 32位數據總線(xiàn)，32位寄存器，讀操作
與寫(xiě)寄存器不一樣，讀寄存器時(shí)流水深度在1到4之間可設，需要注意的是，為避免總線(xiàn)沖突，DSP不讀時(shí)，FPGA數據總線(xiàn)應保持三態(tài)。

如果流水深度設置為1，FPGA在前一時(shí)鐘沿采到地址、RD信號有效，應確保在下一時(shí)鐘沿數據已經(jīng)穩定的出現在數據總線(xiàn)上，否則DSP不能正確讀取數據，如圖3所示，在時(shí)鐘沿1采到地址總線(xiàn)上的地址與寄存器地址一致，RD信號為低，驅動(dòng)數據總線(xiàn)，在時(shí)鐘沿2數據已穩定出現在數據總線(xiàn)上，DSP可以讀取。
如果流水深度設置為2，FPGA在前一時(shí)鐘沿采到地址、RD信號有效，應確保隔一時(shí)鐘周期后，數據穩定的出現在數據總線(xiàn)上，這樣就像寫(xiě)操作一樣，需要加一個(gè)標志，當條件滿(mǎn)足，標志為高，一旦標志為高，輸出數據，如圖4所示。

綜上所述，流水深度加深一級，FPGA就晚一個(gè)時(shí)鐘周期驅動(dòng)數據總線(xiàn)?？梢钥闯?，雖然流水深度在1~4之間可設，但是總能保證一個(gè)時(shí)鐘周期傳輸一個(gè)數據。