寬帶數字信道化接收機的FPGA實(shí)現

A／D的采樣精度直接影響后面的精度，因此首先對A／D進(jìn)行性能測試。信噪比RSN定義為信號峰值點(diǎn)的功率與去掉零頻以及前五階諧波分量后的所有噪聲的功率比值。信號噪聲失真比SINAD定義為信號峰值點(diǎn)的功率與去掉零頻后的所有諧波及噪聲的功率比值，其值較信噪比小。無(wú)雜散動(dòng)態(tài)范圍SFDR定義為單信號輸入時(shí)信號與最大的諧波或雜散的功率比值。
實(shí)驗一：輸入信號頻率為由信號源Agilent 83752A產(chǎn)生的正弦波，頻率為720 MHz，幅度為-1 dBFS，采樣頻率為960MHz，從FPGA中導出采樣數據作8 k點(diǎn)的FFT，得信號頻譜如圖8所示。

經(jīng)計算得，信噪比RSN為47．5 dB，信號噪聲失真比SINAD為46．3 dB，有效位數ENOB為7．4 bits，無(wú)雜散動(dòng)態(tài)范圍SFDR為59 dBc。
實(shí)驗二：用Agilent的E4438C矢量信號發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號測試結果如圖9所示。圖9中第一行表示輸入信號經(jīng)過(guò)LVDS降速后的輸出波形，中間15行表示15個(gè)信道包絡(luò )脈沖輸出，倒數第二行表示有包絡(luò )脈沖輸出的那一路輸出載頻碼，最后一行表示有包絡(luò )脈沖輸出的那一路輸出的相位差碼。

由以上的分析可知，載頻為725 MHz信號應該出現在705～735 MHz的第9信道上，輸出載頻碼為725-480=245，DSP寫(xiě)入校正編碼使輸出的相位差碼為0。由圖9可看出，只有第9信道有包絡(luò )脈沖輸出，輸出載頻碼為245，輸出的相位差碼為0，這與理論結果一致。
實(shí)驗三：用Agilent的E4438C矢量信號發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號。用示波器同時(shí)采集輸入中頻脈沖信號和輸出的信號包絡(luò )脈沖，可得信號載頻碼和相位差碼輸出延遲時(shí)間，即整個(gè)系統延遲時(shí)間測試結果如圖10所示。上邊的一條線(xiàn)為輸入的中頻脈沖信號，下邊的一條線(xiàn)為輸出的信號包絡(luò )脈沖，由圖10可以看出系統延遲時(shí)間小于1．3μs，保證了系統的實(shí)時(shí)處理。

實(shí)驗四：用一臺Agilent的E4438C矢量信號發(fā)生器和兩臺Agilent的83752A作為中頻輸入，分別輸入載頻510MHz，PRI=100μs，PW=10μs；載頻為720MHz，PRI=90μs，PW=8μs；載頻為930 MHz，PRI=80μs，PW=20μs的三路脈沖信號。用示波器采集三路信號包絡(luò )脈沖輸出接口信號，可得系統對多信號處理結果如圖11所示。最上邊的線(xiàn)為第一路包絡(luò )脈沖輸出接口，中間的線(xiàn)為第二路包絡(luò )脈沖輸出接口，下邊的線(xiàn)為第三路包絡(luò )脈沖輸出接口。當信號在時(shí)域交疊時(shí)，由不同的輸出接口輸出包絡(luò )脈沖；否則在第一路輸出接口輸出。由圖11可以看出系統完成了對同時(shí)到達多信號的處理。

4 結論
本文結合工程實(shí)際，完成了960MHz的16通道數字信道化接收機的FPGA實(shí)現。采用多相濾波器的高速高效數字信道化結構實(shí)現的數字信道化接收機，既能保證寬瞬時(shí)帶寬要求，又能達到實(shí)時(shí)處理的目的；與傳統的數字信道化結構節省硬件資源，提高系統的整體工作性能。FPGA仿真結果表明該模型在FPGA上實(shí)現的可行性以及實(shí)用性，并且實(shí)現了預期的指標要求。