基于HyperLynx的FPGA系統信號完整性仿真分析
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4．2．1 時(shí)鐘信號的端接
時(shí)鐘信號網(wǎng)絡(luò )標號為CLKIN，端接電阻阻值是51 Ω，SI仿真的結果如圖7所示，可見(jiàn)BoardSim仿真與在LineSim中的仿真相差無(wú)幾，滿(mǎn)足SI要求。本文引用地址：http://dyxdggzs.com/article/191200.htm
4．2．2 數據線(xiàn)的端接
雖然用蛇行線(xiàn)可以解決信號的時(shí)序問(wèn)題，但要注意的是蛇形線(xiàn)對信號完整性有一定影響。蛇行線(xiàn)的間距越小、耦合長(cháng)度越長(cháng)，則信號的串擾也越大，因此設計時(shí)需要注意這一點(diǎn)。表1是EP2C8與TMS320F2812之間的D0～D15這16根數據線(xiàn)長(cháng)度，最短的網(wǎng)絡(luò )是D14只有2．661inch，最長(cháng)的是D7有2．856 inch，長(cháng)度變化控制在(2．76±0．1)inch之內。SI仿真結果見(jiàn)表2。
表2為BoardSim對數據線(xiàn)SI批量仿真結果。從中發(fā)現16根數據線(xiàn)的上升和下降沿的具體時(shí)延基本相當，說(shuō)明通過(guò)正確端接和等長(cháng)線(xiàn)保證了信號接收端的質(zhì)量和時(shí)延等要求。接著(zhù)對這幾根數據線(xiàn)進(jìn)行批量的EMC仿真，仿真設定的標準是FCC和CISPR，結果為Net's EMCis within selected limits，可知系統滿(mǎn)足EMC要求。
5 結語(yǔ)
本文利用HyperLyn軟件和元器件的IBIS模型對TMS320F2812和EP2C8系統進(jìn)行了信號完整性仿真分析。通過(guò)分析可知，合適的端接電阻可以大大減小信號在導線(xiàn)上的反射和串擾。采用蛇形線(xiàn)的走線(xiàn)方案解決了高速數據線(xiàn)的時(shí)延問(wèn)題，走線(xiàn)長(cháng)度匹配后的數據線(xiàn)在上升／下降沿的具體時(shí)間基本相當，滿(mǎn)足SI要求。
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