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基于HyperLynx的FPGA系統信號完整性仿真分析
作者：
時(shí)間：2011-05-23
來(lái)源：網(wǎng)絡(luò )
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3 LineSim仿真
LineSim可以在布局布線(xiàn)前對所設計的方案進(jìn)行仿真，將仿真的結果作為實(shí)際布線(xiàn)的約束條件，在初期預測和消除信號完整性問(wèn)題。
3．1 高速信號線(xiàn)端接仿真
信號反射的原因是信號沿導線(xiàn)傳播所受到的瞬態(tài)阻抗發(fā)生變化時(shí)，則一部分信號將被反射，另一部分發(fā)生失真并繼續傳播下去，這將導致波形的邊沿處發(fā)生振鈴現象。一般要求過(guò)沖幅值限定在150 mV左右，否則會(huì )造成EMC問(wèn)題。典型的端接方式包括：源端串聯(lián)端接；遠端并聯(lián)端接；遠端戴維南端接；遠端RC端接。其中源端串聯(lián)端接使用器件少并且效果好，因此該系統采用源端串聯(lián)端接方案。
由于EP2C8采用20 MHz獨立的有源時(shí)鐘，因此在仿真時(shí)只需考慮EP2C8的CLK。若將有源晶振的輸出直接和EP2C8相連，則LineSim仿真的結果如圖3(a)所示，信號邊沿處有振鈴現象，電壓過(guò)沖幅值3．629 V，下沖值為-450．2 mV，超過(guò)了過(guò)沖幅值范圍。當采用一個(gè)阻值為50 Ω源端串聯(lián)電阻時(shí)，SI仿真的結果如圖3(b)所示，接收端接收到的時(shí)鐘信號在跳變處無(wú)振鈴現象，抑制信號反射的效果很好。本文引用地址：http://dyxdggzs.com/article/191200.htm
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