基于HyperLynx的FPGA系統信號完整性仿真分析
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串擾是信號完整性問(wèn)題之一，它是指有害信號從一個(gè)網(wǎng)絡(luò )轉移到相鄰網(wǎng)絡(luò )。串擾可分為近端串擾(NEXT)和遠端串擾(FEXT)，傳輸線(xiàn)的反射跟串擾也有聯(lián)系，采用合適的源端端接和遠端端接可以在一定程度上減小串擾。但串擾與信號之間的容性耦合和感性耦合有關(guān)，串擾不可能完全消除，只能減小。在TMS320F2812和EP2C8之間有大量的高速數據線(xiàn)，如果不進(jìn)行處理則有可能接收錯誤的數據。圖4所示為用LineSim對數據線(xiàn)D8，D9和D10進(jìn)行SI仿真的結果，設定D9是被干擾的網(wǎng)絡(luò )，D8、D10是攻擊網(wǎng)絡(luò )，振蕩頻率為20 MHz，端接電阻為50 Ω。從圖可知D9受到的干擾較小，過(guò)沖電壓只有122 mV。如果想要進(jìn)一步減小串擾則可以減小走線(xiàn)寬度到8 mil，同時(shí)縮短走線(xiàn)耦合長(cháng)度。本文引用地址：http://dyxdggzs.com/article/191200.htm
3．2 高速信號線(xiàn)時(shí)序問(wèn)題
TMS320F2812和EP2C8之間數據收發(fā)率高，因此時(shí)序就變得十分重要，如果兩信號到達接收端的時(shí)差近似于一個(gè)采集周期將導致接收到錯誤的數據。為了避免這種時(shí)序可題的發(fā)生，通過(guò)蛇形線(xiàn)來(lái)保證高速信號走線(xiàn)長(cháng)度的一致，如圖5所示。PCB設計的工具是Altium公司的DXP 2004。
4 BoardSim仿真
BoardSim是在PCB繪制完成后進(jìn)行的仿真，生成整版報告，驗證原有設計的合理性、修正布局布線(xiàn)。仿真將利用器件的IBIS模型對已經(jīng)設計好的PCB走線(xiàn)進(jìn)行仿真，包括信號完整性、EMC、時(shí)序等。
4．1 串擾仿真驗證
第3．1節中已經(jīng)對D8，D9和D10進(jìn)行了串擾仿真，現在用BoardSim來(lái)驗證上述仿真結果?？紤]到實(shí)際電阻值沒(méi)有50 Ω，所以采用端接電阻值為51 Ω，振蕩頻率為20 MHz。圖6所示為當D8，D10有數據通信時(shí)D9受到的干擾。由圖可知，D9處的波形抖動(dòng)很小，串擾電壓過(guò)沖只有44．8 mV，下沖電壓只有-39．8 mV，基本上不會(huì )影響D9的信號，結果表明已經(jīng)通過(guò)信號完整性檢查。
4．2 端接仿真驗證
主要驗證時(shí)鐘信號和數據線(xiàn)的端接方案的合理性。
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