基于FPGA的高速數據采集控制模塊設計
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2 硬件設計
該數據采集控制模塊主要由3部分組成，分別為模擬信號處理部分、邏輯控制部分和光纖通信部分。
采用AD8036實(shí)現對模擬信號的調理，將其控制在A(yíng)DC轉換的電壓范圍內。該芯片為單位增益穩定型箝位放大器，具有異?？焖偾揖_的脈沖響應特性，是快速及高分辨率ADC的理想驅動(dòng)器及緩沖器。ADC選用AD10242，它是一種高速度、高性能、低功耗的雙通道模數轉換器。40M Hz采樣速率，12位分辨率，片內帶有跟蹤／保護放大器(T／H)、基準電源和輸出緩沖器。片內兩個(gè)通道完全獨立，均有各自的澤碼和模擬輸入，采用激光修正增益和偏移匹配，可保證兩個(gè)通道之間的串擾80 dB。ADC的輸出為T(mén)TL電平，經(jīng)過(guò)電平轉換器件SN74LVCC3245A轉換為L(cháng)VT TL電平后送至FPGA。
FPGA采用Xilinx公司Spartan-3E系列的XC3S1200E，它有120萬(wàn)系統門(mén)、136 kB分布式RAM、504 kB塊RAM、8個(gè)數字時(shí)鐘管理模塊(Digital ClockManager，DCM)、最大可用I／O數為304。其內部資源以及管腳數量能夠滿(mǎn)足本模塊的設計需要。本模塊用兩種方式配置FPGA，在調試中使用JTAG口配置，在最終產(chǎn)品中使用PROM配置，選用XCF04S芯片。
MXP-123MD-F是HC Genuine公司生產(chǎn)的一種支持熱插拔的高速小型光收發(fā)模塊，用于光電轉換，其信號傳輸率為622 Mbit·s-1，輸入輸出電平為差分LVPECL電平。在光纖數據接收端通過(guò)MAX9376將信號轉換為L(cháng)VDS電平后再通過(guò)串并轉換器SN65LV1224B送至FPGA。FPGA將采集數據輸出給并串轉換器SN65LV1023A后經(jīng)過(guò)MAX9376轉換為L(cháng)VPECL電平再通過(guò)光纖發(fā)送出去。
3 軟件設計
FPGA編程軟件為Xilinx公司的ISE，分別采用原理圖方式和VHDL硬件編程語(yǔ)言編寫(xiě)，頂級文件為原理圖方式。
時(shí)鐘的管理與控制采用DCM模塊實(shí)現。DCM的功能包括消除時(shí)鐘的延時(shí)、頻率的合成、時(shí)鐘相位的調整等；并能映射到PCB上，用于同步外部芯片，將芯片內、外的時(shí)鐘控制一體化。在模塊設計中，DCM將晶振提供的40 MHz時(shí)鐘信號，經(jīng)頻率合成為12 MHz、60 MHz時(shí)鐘進(jìn)行邏輯處理；并將時(shí)鐘映射在PCB上用于同步并串轉換器。
數據的緩存使用雙口RAM，利用FPGA內部的邏輯資源實(shí)現。其中大容量的緩存使用塊RAM，使用它們可以達到較高的讀寫(xiě)速度，同時(shí)不會(huì )占用邏輯資源。小容量的緩存使用分布式RAM。
8B／10B編碼技術(shù)具有很好的直流平衡特性，具有一定的抗干擾和檢錯能力，適用于高速串行光纖傳輸系統。它將8 bit的基帶數據按照3B／4B和5B／6B兩個(gè)編碼映射成10 bit的數據進(jìn)行發(fā)送，防止在基帶數據中有過(guò)多的0碼流或1碼流，保證輸出碼流的直流平衡。該技術(shù)能夠有效地檢測錯誤；提供有效的比特變化密度用于時(shí)鐘恢復；可以抵抗較差傳輸信道的干擾；實(shí)現相對簡(jiǎn)單，以廉價(jià)的方式制造可靠的收發(fā)器。本文引用地址：http://dyxdggzs.com/article/190186.htm
FPGA的邏輯框圖如圖2所示。輸入數據包括8組12位的A／D數字信號；串并轉換器的輸出恢復時(shí)鐘及10位并行數據；上位機發(fā)送的采樣導前信號(DQ)以及采樣時(shí)間長(cháng)度信號(ES)。FPGA的輸出數據包括4路并串轉換器的參考輸入時(shí)鐘及4組10位的并行信號。
為提高信道利用率，每?jì)山MA／D數據組合在一起。如圖3所示，24 bit數據以20 MHz速率緩存后再通過(guò)60 MHz的計數器分為3 Byte。
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