一種基于FPGA的慢門(mén)限恒虛警處理電路設計

摘要 雷達信號的檢測多是在干擾背景下進(jìn)行，如何從干擾中提取目標信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設備。恒虛警處理是雷達信號處理的重要組成部分，慢門(mén)限恒虛警處理主要是針對接收機熱噪聲，文中介紹一種基于FPGA嵌入式設計的慢門(mén)限恒虛警處理電路，給出了仿真模型及仿真結果，并已將其用于某檢測器中，取得了良好的經(jīng)濟效益。
關(guān)鍵詞 慢門(mén)限；恒虛警處理；FPGA

慢門(mén)限恒虛警處理是一種對接收機內部噪聲電平進(jìn)行恒虛警處理的電路，內部噪聲隨著(zhù)溫度、電源等因素的改變而改變，這種變化是緩慢的，所以針對內部噪聲的處理稱(chēng)為慢門(mén)限恒虛警處理。通過(guò)對雷達信號的慢門(mén)限處理降低了虛警概率，為后處理提供了必要條件。
利用大規?？删幊屉娐穪?lái)實(shí)現慢門(mén)限恒虛警處理，具有方便、可靠的特點(diǎn)，可以方便地修改和仿真。雷達工作期，接收機輸出除噪聲外還有信號和地物雜波等，所以對噪聲的采樣應在休止期進(jìn)行。接收機檢測器后噪聲電壓的概率密度函數服從瑞利分布

由式(2)可得出，P(y)與σ無(wú)關(guān)，如果能將變量x歸一化為變量y，則噪聲強度σ變化時(shí)將保持輸出恒虛警；恒虛警處理裝置就是設法檢測出噪聲x的均方差σ值，再算出值；這個(gè)過(guò)程稱(chēng)為歸一化，歸一化的結果就達到了恒虛警的目的。
用數字電路實(shí)現除法運算比較復雜，故采用取對數的方法，將除法運算轉化為減法運算，簡(jiǎn)化了電路實(shí)現


1 工作原理
在休止期對噪聲值lgx采樣，得到lgσ。取雷達工作期的lgx減去lgσ，算出lgy式(3)，完成了歸一化處理。設計中慢門(mén)限恒虛警處理電路是采用開(kāi)環(huán)式噪聲電平恒定電路，省略了反對數電路，增加了部分檢測電路，原理如圖1所示。

2 FPGA設計
在休止期選8位I／Q信號幅度值進(jìn)行累加，并對累加值進(jìn)行鎖存，當累加128個(gè)單元后，取出平均值并鎖存作為第一門(mén)限值。在工作期選取8位I／Q信號幅度值一方面與噪聲平均值比較，另一方面減去噪聲平均值再與人工門(mén)限比較，如果兩次比較都為大于，則輸出1 bit過(guò)門(mén)限信號。人工門(mén)限值的選定要根據虛警率確定，如果虛警點(diǎn)多則調高門(mén)限值，反之降低門(mén)限，保持一定的虛警點(diǎn)數。
電路總框圖如圖2所示，包括3個(gè)子模塊分別為時(shí)序產(chǎn)生模塊、求噪聲平均值模塊、減法運算及比較模塊，虛框表示FPGA芯片外圍電路。

設計遵從了流水線(xiàn)和模塊化設計原則，把總模塊劃分為幾個(gè)功能獨立又相互聯(lián)系的子模塊；上一個(gè)模塊的輸出即為下一個(gè)模塊的輸入，由最后一個(gè)模塊完成最終結果的輸出。
各子模塊電路設計完成后，建立相應電路符號，在原理圖輸入方式下，將各單元電路符號按原理框圖邏輯關(guān)系連接，通過(guò)保存、編譯，再進(jìn)行項目處理包括器件選擇、引腳定義，確認正確無(wú)誤后便完成了FPCA內部電路的設計，將設計項目下載至芯片，嵌入板級電路與其它器件配合使用，完成電路功能。