為系統設計人員提供的DRAM控制器

DRAM控制器藏在您的系統核心芯片系統(SoC)中——可能有兩個(gè)，甚至是四個(gè)。有一些精心制作的邏輯小模塊，用于連接SoC內部和外部DRAM，它們并沒(méi)有引起系統設計人員的注意。它們有可能造成很大的問(wèn)題，浪費帶寬，占用太多的能耗，甚至導致數據被破壞。

DRAM控制器能否正常工作會(huì )使得系統有很大的不同，有的系統能夠滿(mǎn)足其設計要求，而有的系統則運行緩慢，過(guò)熱，甚至失敗。不論哪種情況，最終是由系統設計團隊承擔責任，他們一般很少掌握控制器的信息。

成功還是失敗都源自我們要求DRAM控制器所做的工作。模塊不僅僅是一個(gè)接口。在高級系統設計中，DRAM控制器必須很好的處理SoC體系結構復雜而又難以預測的存儲器申請，以及一側的系統軟件申請，還有另一側DRAM芯片設計復雜的時(shí)序和約束要求。能否處理好這些關(guān)系會(huì )在多個(gè)方面影響DRAM吞吐量：這很容易在系統性能上體現出來(lái)。

為解釋這些問(wèn)題——以及系統設計人員能夠對此做什么，我們需要回答三個(gè)主要問(wèn)題。首先，我們應檢查DRAM芯片提出的要求。然后，需要討論SoC體系結構對存儲器訪(fǎng)問(wèn)模式的影響，第三，研究一個(gè)高級DRAM控制器的結構和功能。通過(guò)這三部分，我們得出系統設計的一些結論。

DRAM需要什么

系統規劃對外部存儲器的要求是確定性隨機訪(fǎng)問(wèn)：任何時(shí)候來(lái)自任何位置的任意字，具有固定延時(shí)。但是，確定性隨機訪(fǎng)問(wèn)恰恰是現代DDR3 DRAM所不能提供的。

相反，DRAM提供任何您需要的字，但是具有復雜的時(shí)序約束，因此，很難知道數據究竟什么時(shí)候出現。 圖1 中“簡(jiǎn)化的”狀態(tài)轉換圖簡(jiǎn)單解釋了為什么會(huì )這么復雜。這種復雜度也意味著(zhù)，命令到達DRAM芯片的順序會(huì )對時(shí)序以及帶寬有很大的影響。要理解這一點(diǎn)，我們需要深入了解DDR3 DRAM。

圖1.DDR DRAM芯片“簡(jiǎn)化的”狀態(tài)圖顯示了控制器設計人員所面臨的復雜問(wèn)題。

DRAM芯片將數據存儲在電容陣列中。當您讀寫(xiě)數據時(shí)，您并不會(huì )直接訪(fǎng)問(wèn)陣列。而是在讀寫(xiě)之前，您激活陣列中的某一行。激活命令使得DRAM讀取該行中的所有列的所有比特，將其送入傳感放大器塊，它實(shí)際上用作該行的本地寄存器文件。然后，您可以對傳感放大器上的數據發(fā)出讀寫(xiě)命令。通過(guò)這種方式，能夠非?？斓淖x寫(xiě)已經(jīng)激活的行：一般是三到五個(gè)時(shí)鐘來(lái)開(kāi)始一次突發(fā)傳送，然后，在突發(fā)期間傳送每個(gè)字節需要一個(gè)時(shí)鐘。例如，這種時(shí)序安排使得DDR3 DRAM非常適合L2高速緩存數據交換。

但是，如果您不使用已經(jīng)激活的行，那么會(huì )非常復雜。改變行時(shí)，即使是一個(gè)字節，您也必須對當前行去激活，然后激活一個(gè)新行。這一過(guò)程需要確定已經(jīng)在一段時(shí)間內激活了當前行。由于讀取DRAM單元是破壞性的，因此需要最小延時(shí)：您激活了一行后，DRAM實(shí)際上是將最新到達傳感放大器上的數據復制回比特單元陣列中，然后刷新行。您可以在此期間讀寫(xiě)當前行，但是，要確定在您改變行之前完成了這一過(guò)程。