基于CPLD的串并轉換和高速USB通信設計

濾波和抗干擾是任何智能儀器系統都必須考慮的問(wèn)題。在傳統的應用系統中，濾波部分往往要占用較多的軟件資源和硬件資源。復雜可編程邏輯器件(CPLD)的出現，為解決這一問(wèn)題開(kāi)辟了新的途徑，采用CPLD實(shí)現濾波是一種高效可靠的方法。介紹了利用MAX+PLUSII對CPLD編程來(lái)實(shí)現對傳感器和按鍵信號濾波和抗干擾。該方法已在產(chǎn)品開(kāi)發(fā)中獲得了成功應用。

關(guān)鍵詞： 復雜可編程邏輯器件 濾波 抗干擾

1 濾波和抗干擾概述

單片機應用系統的輸入信號常含有種種噪聲和干擾，它們來(lái)自被測信號源、傳感器、外界干擾源等。為了提高測量和控制精度，必須消除信號中的噪聲和干擾。噪聲有兩大類(lèi)：一類(lèi)為周期性的;另一類(lèi)為不規則的。前者的典型代表為50Hz的工頻干擾，一般采用硬件濾波，使用積分時(shí)間等于20ms的整數倍的雙積分A/D轉換器，可有效地消除其對信號的影響。后者為隨機信號，它不是周期信號，可用數字濾波方法予以消弱或濾除。所謂數字濾波，就是通過(guò)一定的計算或判斷程序來(lái)減少干擾信號在有用信號中的比重，故實(shí)際上它是一種軟件濾波。硬件濾波具有效率高的優(yōu)點(diǎn)，但要增加系統的投資和設備的體積，當干擾的性質(zhì)改變時(shí)我們往往不得不重新搭接電路;軟件濾波是用程序實(shí)現的，不需要增加設備，故投資少、可靠性高、穩定性好，并且可以對頻率很低的信號實(shí)行濾波，隨著(zhù)干擾的性質(zhì)改變只需修改軟件即可，具有靈活、方便、功能強的優(yōu)點(diǎn)，但要占用系統資源、降低系統的工作效率。一個(gè)傳統的實(shí)際系統，往往采用軟件和硬件相結合的濾波方法，這種結合是在兩者的優(yōu)缺點(diǎn)之間尋找一個(gè)平衡點(diǎn)。

硬件抗干擾主要采用隔離技術(shù)、雙絞線(xiàn)傳輸、阻抗匹配等措施抑制干擾。常用的隔離措施有采用A/D、D/A與單片機進(jìn)行隔離以及用繼電器、光電隔離器、光電隔離固態(tài)繼電器(SSR)等隔離器件對開(kāi)關(guān)量進(jìn)行隔離。

軟件抗干擾主要利用干擾信號多呈毛刺狀、作用時(shí)間短等特點(diǎn)。因此，在采集某一狀態(tài)信號時(shí)，可多次重復采集，直到連續兩次或多次采集結果完全一致時(shí)才視為有效。若多次采集后，信號總是變化不定，可停止采集，給出報警信號。如果狀態(tài)信號是來(lái)自各類(lèi)開(kāi)關(guān)型狀態(tài)傳感器，對這些信號采集不能用多次平均方法，必須完全一致才行。在滿(mǎn)足實(shí)時(shí)性要求的前提下，如果在各次采集狀態(tài)信號之間增加一段延時(shí)，效果會(huì )更好，能對抗較寬的干擾。對于每次采集的最高次數限額和連續相同次數均可按實(shí)際情況適當調整。對于擾亂CPU的干擾，可以采取指令冗余和軟件陷阱等抗干擾技術(shù)加以抑制。

2 利用CPLD實(shí)現數字濾波及抗干擾

這里介紹的采用CPLD實(shí)現信號濾波及抗干擾的方法已經(jīng)在智能儀器泵沖測量?jì)x的開(kāi)發(fā)中得到驗證。下面就如何采用CPLD對系統的四路外部傳感器脈沖信號和四路按鍵信號實(shí)現濾波、鎖存、中斷申請等功能進(jìn)行闡述。

2.1 傳感器信號濾波

由于要對傳感器信號進(jìn)行數字濾波，CPLD要引入時(shí)鐘信號。因而我們對CPLD定義一輸入端clki，作為數字濾波器的計數脈沖輸入端。clki由單片機定時(shí)器1定時(shí)產(chǎn)生500Hz脈沖。以一路為例，泵沖信號濾波部分如圖1所示。

摘 要：CPLD可編程技術(shù)具有功能集成度高、設計靈活、開(kāi)發(fā)周期短、成本低等特點(diǎn)。介紹基于A(yíng)TMEL　公司的CPLD芯片ATF1508AS設計的串并轉換和高速USB及其在高速高精度數據采集系統中的應用。

關(guān)鍵詞：CPLD 串并轉換 USB

可編程邏輯器件(PLD)是20世紀70年代在A(yíng)SIC設計的基礎上發(fā)展起來(lái)的一種劃時(shí)代的新型邏輯器件。自PLD器件問(wèn)世以來(lái)，制造工藝上采用TTL、CMOS、ECL及靜態(tài)RAM技術(shù)，器件類(lèi)型有PROM、EPROM、E2PROM、FPLA、PAL、GAL、PML及LCA等。PLD在性能和規模上的發(fā)展，主要依賴(lài)于制造工藝的不斷改進(jìn)，高密度PLD是VLSI集成工藝高度發(fā)展的產(chǎn)物。80年代末，美國ALTERA和XILINX公司采用EECMOS工藝，分別推出大規模和超大規模的復雜可編程邏輯器件(CPLD)和現場(chǎng)可編程邏輯門(mén)陣列器件(FPGA)。這種芯片在達到高集成度的同時(shí)，所具有的應用靈活性和多組態(tài)功能是以往的LSI/VLSI電路無(wú)法比擬的。自從跨入90年代以來(lái)，可編程邏輯器件CPLD/FPGA得到了飛速發(fā)展，向高集成度、高速度和低價(jià)位方向不斷邁進(jìn);不僅具有電擦除特性，而且出現了邊緣掃描及在線(xiàn)編程等高級特性;其應用領(lǐng)域不斷擴大，可用于狀態(tài)機、同步、譯碼、解碼、計數、總線(xiàn)接口、串并轉換等很多方面，而且在信號處理領(lǐng)域的應用也活躍起來(lái)。使用CPLD可以提高系統集成度、降低噪聲、增強系統可靠性并降低成本。

本文主要介紹ATMEL公司的CPLD芯片ATF1508AS的特點(diǎn)及應用。ATF1508AS是利用ATMEL成熟的電擦除技術(shù)實(shí)現的高性能、高密度的復雜可編程邏輯器件(CPLD)，與ALTERA公司的EPM7000系列引腳完全兼容;可以將EPM7000的POF文件轉換為適合ATF1508AS的工業(yè)標準JEDEC編程文件，下載到ATF1508AS芯片中。

1 ATF1508AS的特點(diǎn)

ATF1508AS是利用ATMEL成熟的電擦除技術(shù)實(shí)現的高性能、高密度的復雜可編程邏輯器件(CPLD)。它有128個(gè)邏輯宏單元和最大100個(gè)輸入，能很容易地集成一系列TTL、SSI、MSI、LSI和傳統PLD的邏輯功能。ATF1508AS的增強型路由開(kāi)關(guān)矩陣增加了可用的門(mén)數和設計改變時(shí)引腳鎖定的成功率，這是非常重要的。ATF1508AS有96個(gè)雙向I/O引腳和4個(gè)輸入引腳。這4個(gè)輸入引腳也可以用于全局控制信號、全局寄存器時(shí)鐘、全局復位和全局輸出允許。

128個(gè)宏單元中的每一個(gè)都產(chǎn)生一個(gè)隱藏的反饋回路到全局總線(xiàn)，每一個(gè)輸入引腳、I/O引腳也都匯入全局總線(xiàn)。每個(gè)邏輯塊的開(kāi)關(guān)矩陣從全局總線(xiàn)中選擇40個(gè)獨立的信號，每一個(gè)宏單元也產(chǎn)生一個(gè)返送邏輯項到局部總線(xiàn)。宏單元之間的級聯(lián)邏輯可以快速有效地實(shí)現復雜的邏輯功能。ATF1508AS包括八個(gè)這樣的邏輯鏈，每一個(gè)都能通過(guò)扇入最多40個(gè)乘積項實(shí)現邏輯項求和。

ATF1508AS是在系統編程(ISP)器件。它用工業(yè)標準的4腳JTAG接口(IEEE標準1149.1)，完全與JTAG的邊界掃描描述語(yǔ)言(BSDL)兼容。ISP允許器件不用從印刷電路板上拿走就可編程;除簡(jiǎn)化生產(chǎn)流程外，ISP也允許通過(guò)軟件進(jìn)行設計修改。

ATF1508AS的引腳保持電路提供對所有輸入和I/O引腳的設置。當任何引腳驅動(dòng)到高電平或低電平，緊接著(zhù)引腳被懸空時(shí)，引腳將保持先前的高電平或低電平狀態(tài)。這種電路防止沒(méi)有用到的輸入和I/O線(xiàn)懸空而成為中間的電壓值，這會(huì )導致不必要的功耗和系統噪聲。引腳保持電路去除了對外部上拉電阻的需要和直流功耗。

ATF1508AS的加密特性可以保護ATF1508AS的設計內容。兩個(gè)字節(16位)的用戶(hù)信號可被用戶(hù)存取，能存放工程名、部件號、版本或日期等，而且用戶(hù)信號的存取不受加密熔絲的狀態(tài)影響。

ATF1508AS具有上電復位特性。在上電期間，所有的I/O引腳將為三態(tài)，直到VCC到達上電電壓，這樣可防止在上電期間發(fā)生總線(xiàn)競爭。ATF1508AS的寄存器設計成在上電時(shí)復位，從VCC上升到VRST后的微小的延時(shí)，所有的寄存器將復位到低電平，輸出狀態(tài)要根據緩沖器的極性設置。這種特性對于狀態(tài)機的初始化是比較關(guān)鍵的。