10G以太網(wǎng)光接口的FPGA實(shí)現

4 設計驗證

4.1 設計驗證方法

為了驗證該電路設計的正確性，對電路的可靠性進(jìn)行了測試。在該FPGA設計系統中加入一個(gè)偽隨機數列(PRBS)產(chǎn)生和檢查電路。由于Xilinx公司的Virtex6型芯片中的IP核GTP中含有偽隨機數列(PRBS)產(chǎn)生和檢測電路，所以本文采用其內部電路自動(dòng)生成PRBS并經(jīng)過(guò)整個(gè)10 Gb/s的以太網(wǎng)高速數據鏈路，最終由其檢測電路來(lái)檢驗數據傳輸中是否出現誤碼。測試方案如圖2所示。FPGA中用于產(chǎn)生和檢測PRBS的GTX核為4個(gè)，每一個(gè)分別對應一個(gè)2.5G鏈路。

圖2 測試方案

由Xilinx公司給出的GTP的用戶(hù)說(shuō)明[9]可知，分別設置信號TXENPRBSTST0、TXENPRBSTST1、RXENPRBSTST0以及RXENPRBSTST1的值為01，而信號INTDATAWIDTH的值為1，其產(chǎn)生的偽隨機數列類(lèi)型為PRBS7。產(chǎn)生PRBS7數列的多項式為1+X6+X7，數據長(cháng)度為128，其可以檢驗經(jīng)過(guò)8b/10b轉換的數據。設置信號RXPRBSERR的值為1，以檢測高速數據傳輸過(guò)程中數據是否出現誤碼。設置信號PRBS_ERR_THRESHOLD0和PRBS_ERR_THRESHOLD1的值，其含義為PRBS循環(huán)檢測中發(fā)生錯誤總數的閾值，以控制信號RXPRBSERR(0,1)。信號RXPRBSERR標志著(zhù)在PRBS循環(huán)測試中檢測數據錯誤發(fā)生的總值超過(guò)了PRBS_ERR_THRESHOLD所設置的閾值，則該信號變?yōu)?。產(chǎn)生的PRBS序列經(jīng)過(guò)發(fā)送鏈路和外部鏈路環(huán)回，再傳輸到接收鏈路，經(jīng)過(guò)相應的處理后到達PRBS檢測電路，進(jìn)而驗證數據的正確性。其中，外部鏈路環(huán)回是主要是指將一根光纖的兩端分別接入到10G光接口的接收與發(fā)送端，使數據本身在設計系統中環(huán)回。

4.2 驗證結果

在實(shí)驗室常溫環(huán)境下，對系統的高速傳輸數據進(jìn)行驗證。該驗證分為兩個(gè)部分，第一部分是運用Xilinx公司研發(fā)的軟件工具Chipscope抓取FPGA內部接收和發(fā)送的數據進(jìn)行比較，以驗證所設計的系統是否能實(shí)現所要求的功能。Chipscope抓取的結果如圖3所示。信號program_after_data0～3為PRBS產(chǎn)生模塊輸出的數據經(jīng)過(guò)功能模塊處理后的數據。信號RX0_PRBSERR0和RX0_PRBSERR1是第一鏈路中PRBS檢測模塊中RXPRBSERR0、1,由圖可知其值為1，即該系統中第0數據鏈路的錯誤計數沒(méi)有超過(guò)閾值PRBS_ERR_THRESHOLD的值。由圖可知，信號RX1_PRBSERR0、1，RX2_PRBSERR0、1和RX3_PRBSERR0、1的值均為0，所以系統的4條數據鏈路的錯誤計數均未超過(guò)閾值。

圖3 Chipscope系統測試結果

第二部分是運用高頻率范圍示波器抓取FPGA輸出給PHY芯片的數據，以檢測該系統傳輸的信號質(zhì)量，由示波器測試的數據傳輸眼圖如圖4所示。由于4路2.5G的傳輸鏈路配置相同且篇幅有限，只是列舉出第0路傳輸數據的眼圖。該系統傳輸的眼圖的比特錯誤率(EyeBER)可達到10-45，眼高為600 mV左右。

圖4 高速數據傳輸眼圖

結語(yǔ)

通過(guò)反復驗證和長(cháng)時(shí)間連續測試，測試結果證明，該設計能夠有效、正確地實(shí)現10 Gb/s的高速數據傳輸，并且傳輸數據的誤碼均未超過(guò)閾值，進(jìn)而證明了該設計系統的可靠性和穩定性。采用FPGA中的RocketIO接口來(lái)設計10 Gb/s速率的光纖傳輸，極大地增強了光纖傳輸設計的靈活性，通過(guò)修改FPGA代碼即可用于高速信號傳輸的多種情況和場(chǎng)合。