SOPC大規?？删幊虒?zhuān)用集成電路的快速開(kāi)發(fā)

引言

在通常情況下，專(zhuān)用集成電路(ASIC)是大批量高性能應用系統設計師的理想方案。但是，設計ASIC需要昂貴的設計工具，這樣開(kāi)發(fā)成本很高，當要把產(chǎn)品及時(shí)地推向市場(chǎng)時(shí)就會(huì )承擔很大的風(fēng)險。據初步統計，超過(guò)60%的ASIC設計至少要進(jìn)行一次以上的重制，導致產(chǎn)品面市推遲、成本預算超支。

HardCopy II體系結構建立在被稱(chēng)為Hcell的精細粒度晶體管陣列上。 Hcell支持從Stratix FPGA的無(wú)縫移植，具有ASIC技術(shù)那樣的密度、成本、性能和功耗優(yōu)勢。使用HardCopy器件，利用原有的FPGA開(kāi)發(fā)工具，將成功實(shí)現于FPGA器件上的SOPC系統通過(guò)特定的技術(shù)直接向ASIC轉化，從而克服傳統ASIC設計中普遍存在的缺點(diǎn)，如開(kāi)發(fā)周期長(cháng)、產(chǎn)品上市慢、一次性成功率低、有最少投片量要求、設計軟件工具繁多且昂貴、開(kāi)發(fā)流程復雜等，是快速開(kāi)發(fā)大規模可編程專(zhuān)用集成電路(ASIC)前景最看好的發(fā)展方向。

Hardcopy II器件和Stratix II FPGA器件引腳完全兼容。在芯片正式投產(chǎn)之前，設備制造商可以使用FPGA進(jìn)行設備小規模生產(chǎn)，采用Stratix FPGA對設計進(jìn)行測試，然后，設計中心將設計無(wú)縫移植為低成本、功能等價(jià)、引腳兼容的HardCopy II ASIC器件。

1 基于SOPC技術(shù)的Stratix FPGA的開(kāi)發(fā)

采用Stratix FPGA實(shí)施高密度邏輯設計，無(wú)論設計是在單個(gè)器件中進(jìn)行ASIC原型開(kāi)發(fā)，還是面向批量生產(chǎn)，都能夠很方便地使用Stratix FPGA來(lái)實(shí)現，一旦需要便可以移植為HardCopy結構化ASIC。

最新推出的Stratix V及HardCopy ASIC采用高性能28 nm工藝制造，是高端密度的領(lǐng)軍者。

Stratix FPGA的開(kāi)發(fā)基于Quartus II 軟件進(jìn)行系統硬件設計，Quartus II 軟件在高密度FPGA設計中能夠實(shí)現最佳效能，以最快的速度完成設計。Quartus II 軟件是在統一設計環(huán)境下，一套完整的綜合、優(yōu)化和驗證工具，使用漸進(jìn)式編譯功能，與傳統的高密度FPGA流程相比，設計迭代時(shí)間縮短了近70%，顯著(zhù)提高了設計的效率。

Quartus II用來(lái)建立硬件的系統，主要使用SOPC Builder工具。SOPC Builder用來(lái)建立SOPC系統模塊，Quartus II支持多種設計方式，如原理圖、硬件描述語(yǔ)言等，硬件描述語(yǔ)言的方式支持VHDL和Verilog。SOPC Builder提供大量基于A(yíng)valon總線(xiàn)的IP外，它還是一個(gè)開(kāi)發(fā)的IP集成環(huán)境，用戶(hù)可以很容易地將自己設計的IP集成到SOPC Builder中，實(shí)現設計重用。若嵌入DSP系統，

可使用MATLAB/DSP Builder進(jìn)行DSP模塊設計，經(jīng)由MATLAB/DSP Builder設計的DSP模塊或其他功能模塊可以成為單片FPGA電路系統的一個(gè)組成部分，實(shí)現一定的功能。另一方面，可以通過(guò)MATLAB/DSP Builder，為嵌入式處理器設計各類(lèi)加速器，并可以以指令形式加入到Nios II的指令系統，從而成為Nios II 系統的一個(gè)接口設備，與整個(gè)片內系統融為一體。即利用DSP Builder和Nios II CPU，用戶(hù)可以根據項目的具體要求，隨心所欲地構建自己的DSP處理器系統。

SOPC Builder提供3種Nios II 處理器軟核，即經(jīng)濟型、標準型和快速型內核，供使用者根據設計具體情況來(lái)選擇。Nios II嵌入式處理器是一種面向用戶(hù)的、可以靈活定制的通用RISC(精簡(jiǎn)指令集架構)嵌入式CPU。它是一款具有廣闊應用前景的處理器，融入了許多新的設計方法和理念，其SOPC概念體現在以下兩個(gè)方面：

① Nios II符合工業(yè)技術(shù)的發(fā)展潮流，即硬件設計軟件化。采用Nios II能有效地降低人力和物力成本，提高產(chǎn)品競爭力;硬件設計軟件化還能方便對硬件進(jìn)行仿真、驗證，整體系統結構的數字邏輯化設計使得驗證工作可通過(guò)仿真軟件順利地實(shí)現，可以掌握詳細、清楚的信息;減少了硬件設計的錯誤，使得對硬件接口不是很熟悉的人也可以進(jìn)行系統平臺的集成。

② Stratix FPGA的軟件開(kāi)發(fā)使用Altera公司的系列FPGA開(kāi)發(fā)的集成軟件開(kāi)發(fā)環(huán)境Nios II EDS。Nios II系統是嵌入式處理器的基本軟件開(kāi)發(fā)工具。所有軟件開(kāi)發(fā)任務(wù)都可以在Nios II IDE下完成，包括編輯、編譯、程序調試、下載和運行。Nios II IDE具有編碼生成環(huán)境以及可選RTOS和TCP/IP庫集成。它還提供構建管理工具，使用GNU編譯器作為其支撐技術(shù)。此外，Nios II IDE還具有片內閃存編程器功能。

Nios II軟核及其開(kāi)發(fā)平臺(Nios II IDE)幫助開(kāi)發(fā)者將大部分模塊構建好，卻又不失靈活性，對大多數外設開(kāi)發(fā)了相應的驅動(dòng)程序。對于特殊要求的設計，Nios II開(kāi)發(fā)平臺提供了以下工具：

對時(shí)間要求苛刻的軟件算法可以采用用戶(hù)定制指令或C2H編譯器進(jìn)行加速;可以方便的把實(shí)時(shí)操作系統μC/OSII移植到Nios II處理器;支持用戶(hù)定制外設，創(chuàng )建定制的SOPC元件，需要更新時(shí)可以使用元件編輯器對整個(gè)元件進(jìn)行再次編輯。

Stratix FPGA總體開(kāi)發(fā)流程如圖1所示。

圖1 Stratix FPGA總體開(kāi)發(fā)流程