如何選擇滿(mǎn)足FPGA設計需求的工藝？

FPGA在系統中表現出的特性是由芯片制造的半導體工藝決定的，當然它們之間的關(guān)系比較復雜。過(guò)去，在每一節點(diǎn)會(huì )改進(jìn)工藝的各個(gè)方面，每一新器件的最佳工藝選擇是尺寸最小的最新工藝?，F在，情況已不再如此。

取而代之的是，當今的可編程邏輯供應商必須研究各種工藝選擇，才能滿(mǎn)足采用FPGA的設計的各類(lèi)需求。本文將介紹三類(lèi)工藝特性，它們與現代FPGA內部結構的聯(lián)系，以及FPGA對采用了這些工藝的系統的影響。其中將特別介紹圍繞名為FinFET的晶體管加速應用的革命性變革，Altera怎樣采用獨特的FinFET工藝，特別是Intel 的14nm三柵極工藝進(jìn)一步提高FPGA密度、性能和功效，而這是平面FET技術(shù)發(fā)展根本無(wú)法實(shí)現的。

工藝特性

對于IC設計人員，有三類(lèi)由工藝決定的特性，這些特性一起體現了工藝。它們是特征層距、晶體管行為和可用性。

層距是指成品IC類(lèi)似特性之間的最小間隔，有助于確定管芯尺寸和容量，還能夠間接地決定電路速率和功耗。管芯的每一特征層——晶體管、本地互聯(lián)、接觸，以及連續的上面金屬層，都有自己的層距。由工藝工程師根據光刻極限和其他工藝約束、成本以及工藝設計人員認為客戶(hù)會(huì )怎樣使用工藝來(lái)選擇這些不同層的間距。這些層距相互作用，決定了某一類(lèi)電路中晶體管的實(shí)際密度。

讓我們從底層開(kāi)始。在某一電路中封裝多少晶體管大致取決于兩個(gè)問(wèn)題：晶體管能夠靠得多近，互聯(lián)之間有多大的間距才能滿(mǎn)足它們的連接要求。兩者都會(huì )帶來(lái)限制，這取決于電路設計和布局。當然，晶體管能夠封裝的距離有多近取決于其大小和形狀。

從本地互聯(lián)、接觸層往上，越到上面的金屬層堆疊(圖1)，層距就越會(huì )急劇增大。一般而言，本地互聯(lián)和下面金屬層連接附近的晶體管，決定了標準單元或者 SRAM等仔細封裝的結構的密度。上面的金屬層連接電路，最終將功能模塊連接起來(lái)，實(shí)現總線(xiàn)連線(xiàn)，分配電源和時(shí)鐘連接。上層的數量和層距對于芯片設計人員而言也非常重要，這是因為它們決定了芯片不同部分之間連接的帶寬和功耗。

圖1.堆疊越高，金屬層距越大，如這一傳統的Altera CPLD所示。

晶體管特性

最簡(jiǎn)單的情況是，數字設計人員對于其晶體管只關(guān)心三方面：它們有多大、晶體管開(kāi)關(guān)能有多快、它們的功耗有多大。多年來(lái)，這三方面互相協(xié)調發(fā)展的非常好：每一新工藝節點(diǎn)的晶體管尺寸都在減小，開(kāi)關(guān)更快，功耗更低。

但在最近的工藝代，隨著(zhù)晶體管尺寸的減小，功耗分成了兩個(gè)不同的部分：由開(kāi)關(guān)活動(dòng)造成的動(dòng)態(tài)功耗，以及晶體管無(wú)法關(guān)斷的電流所消耗的泄漏功耗。速度和動(dòng)態(tài)功耗一直是相關(guān)的，在每一新工藝節點(diǎn)，速度逐漸提高，開(kāi)關(guān)功耗慢慢下降，而靜態(tài)功耗在每一新節點(diǎn)都在增大?，F在，如果希望晶體管非?？斓剡M(jìn)行開(kāi)關(guān)，那么，它會(huì )泄漏。如果希望降低泄漏電流，晶體管的速度就會(huì )變慢。相應地在芯片級，某些28nm SoC，一半的功耗都是靜態(tài)泄漏功耗。

工藝和電路設計人員對此進(jìn)行了反擊。工藝工程師為芯片設計人員提供了具有不同速度和泄漏電流的各類(lèi)晶體管。電路設計人員仔細地選擇了晶體管，考慮了它們的關(guān)斷時(shí)鐘能力和供電電壓，以便有效的管理功耗。這些創(chuàng )新使得設計人員能夠開(kāi)發(fā)基于單元的數字模塊，同時(shí)具有較好的峰值性能和較低的泄漏。

但是，平面FET的問(wèn)題卻越來(lái)越嚴重。在以后的工藝代中，越來(lái)越難以進(jìn)一步降低平面FET的工作電壓。今天，很多工藝工程師同意，在20nm節點(diǎn)以后，再也不可能降低平面FET的延時(shí)功耗：電路設計人員圍繞這一指標來(lái)綜合考慮速度和功耗。雖然已經(jīng)盡最大努力來(lái)延長(cháng)傳統平面FET的生命周期，但是，它還是在逐漸淡出。

今天，很多工藝設計人員相信，未來(lái)屬于一類(lèi)新晶體管：FinFET，即 Intel把他們的這類(lèi)器件稱(chēng)之為三柵極晶體管。實(shí)際上，晶體管是豎立在其側面的，在其他三個(gè)裸露側封裝柵極，FinFET的柵極能夠更好地控制通過(guò)溝道的電流，與同樣大小的平面FET相比，在速度一定時(shí)，顯著(zhù)降低了泄漏(技術(shù)上，更低的閾值電壓)。更低的泄漏使得設計人員能夠以較低的電壓實(shí)現要求的工作頻率，同時(shí)降低了動(dòng)態(tài)和泄漏功耗，或者在一定的總功耗水平上，以更高的速度工作。

而且，由于晶體管是豎立在其側面上，影響驅動(dòng)電流的溝道寬度不會(huì )直接限制晶體管彼此之間封裝的距離。因此，FinFET陣列要比使用相同溝道寬度的平面FET陣列的密度高得多。而且，由于器件的尺寸，FinFET原理上要比最小尺寸的平面FET的一致性更好。工藝工程師解釋說(shuō)，平面器件在理論上已經(jīng)變得非常小，以至于可以數出溝道中摻雜原子的數量。不管出于什么原因，在生產(chǎn)過(guò)程中一些原子出錯是難以控制的，這會(huì )導致晶體管閾值電壓有很大的不同，因此，其電氣性能也會(huì )不同。FinFET對這類(lèi)變化的敏感度要低得多。

FinFET在幾方面顯示出完全不會(huì )有平面FET那樣越來(lái)越多的問(wèn)題。FinFET可以封裝得更靠近一些。它們有更低、一致性更好的閾值電壓，不會(huì )出現不可接受的泄漏電流。較低的閾值電壓支持工作在較低的供電電壓下，顯著(zhù)降低了功耗，或者工作在正常電壓下，但是大幅度提高了速度。

何時(shí)可以得到

第三個(gè)關(guān)鍵的工藝問(wèn)題并不是技術(shù)上的;它是可用性問(wèn)題。特別是器件仿真模型規劃、測試芯片、實(shí)例，以及代工線(xiàn)產(chǎn)品等必須要滿(mǎn)足系統設計人員的開(kāi)發(fā)計劃要求。必須盡早為FPGA設計人員提供工藝模型，以便他們估算芯片能夠實(shí)現多高的性能，在系統設計流程早期將這一信息傳遞給系統規劃人員。必須為硬件原型開(kāi)發(fā)提供實(shí)例和開(kāi)發(fā)套件，以便開(kāi)始硬件和軟件集成。當然，進(jìn)行系統投產(chǎn)時(shí)，應能夠批量提供 FPGA。

“可用性”是回答上面討論的問(wèn)題的答案——為什么不采用FinFET來(lái)開(kāi)發(fā)所有的東西?但還有另外一種回答。在目前的很多應用中，現有的28nm或新出現的20nm平面FET工藝能夠滿(mǎn)足系統設計的特殊需求。這些系統設計不需要等待FinFET工藝。為了解這是怎樣工作的，我們需要查看現代FPGA中的每一類(lèi)結構。

FPGA內部

半導體工藝的技術(shù)特征表現在系統行為上，就是影響FPGA內部的很多不同結構。在以前的工藝代中，認為FPGA是統一的可編程邏輯架構，周?chē)峭ㄓ肐/O可配置環(huán)，這種看法當時(shí)是正確的。但在今天，這種模型已經(jīng)不正確。

現代FPGA含有四種不同類(lèi)型的功能模塊：可編程邏輯架構、基于單元的數字知識產(chǎn)權(IP)、手動(dòng)設計的模塊RAM，以及定制模擬IP(圖2)。這些都會(huì )對新工藝特性有不同的影響。

圖2.現代FPGA混合了可編程邏輯、基于單元的IP以及模擬模塊，如這一Altera Stratix V圖所示。