全數字鎖相環(huán)的設計及分析

　　1 引 言

　　鎖相環(huán)是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統進(jìn)入鎖定狀態(tài)(或同步狀態(tài))后，震蕩器的輸出信號與系統輸入信號之間相差為零，或者保持為常數。傳統的鎖相環(huán)各個(gè)部件都是由模擬電路實(shí)現的，一般包括鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)三個(gè)環(huán)路基本部件。

　　隨著(zhù)數字技術(shù)的發(fā)展，全數字鎖相環(huán)ADPLL(AllDigital Phase-Locked Loop)逐步發(fā)展起來(lái)。所謂全數字鎖相環(huán)，就是環(huán)路部件全部數字化，采用數字鑒相器、數字環(huán)路濾波器、數控振蕩器構成鎖相環(huán)路，并且系統中的信號全是數字信號。與傳統的模擬電路實(shí)現的鎖相環(huán)相比，由于避免了模擬鎖相環(huán)存在的溫度漂移和易受電壓變化影響等缺點(diǎn)，從而具備可靠性高、工作穩定、調節方便等優(yōu)點(diǎn)。全數字鎖相環(huán)的環(huán)路帶寬和中心頻率編程可調，易于構建高階鎖相環(huán)，并且應用在數字系統中時(shí)，不需A／D及D／A轉換。在調制解調、頻率合成、FM立體聲解碼、圖像處理等各個(gè)方面得到廣泛的應用。

　　隨著(zhù)電子設計自動(dòng)化(EDA)技術(shù)的發(fā)展，可以采用大規?？删幊踢壿嬈骷?如CPLD或FPGA)和VHDL語(yǔ)言來(lái)設計專(zhuān)用芯片ASIC和數字系統。本文完成了全數字鎖相環(huán)的設計，而且可以把整個(gè)系統嵌入SoC，構成片內鎖相環(huán)。

　　2全數字鎖相環(huán)的體系結構和工作原理

　　74XX297 是出現最早，應用最為廣泛的一款全數字鎖相環(huán)，在本文中以該芯片為參考進(jìn)行設計、分析。ADPLL基本結構如圖1所示，主要由鑒相器、K變?？赡嬗嫈灯?、脈沖加減電路和除N計數器4部分構成。K變模計數器和脈沖加減電路的時(shí)鐘分別為Mfc和2Nfc。這里fc是環(huán)路中心頻率，一般情況下M和N都是2的整數冪。

　　2.1 鑒相器

　　常用的鑒相器有兩種類(lèi)型：異或門(mén)(XOR)鑒相器和邊沿控制鑒相器(ECPD)。異或門(mén)鑒相器比較輸入信號Fin相位和輸出信號Fout相位之間的相位差 θe，并輸出誤差信號Se作為K變?？赡嬗嫈灯鞯挠嫈捣较蛐盘?。環(huán)路鎖定時(shí)，θe=0，Se為一占空比50％的方波。當θe=+π/2時(shí)，Se等于1；當 θe=-π／2時(shí)，Se等于0。因此異或門(mén)鑒相器相位差極限為±π／2，邊沿控制鑒相器相位差極限為±π。

　　2.2 K變?？赡嬗嫈灯?/p>

　　K 變?？赡嬗嫈灯飨髓b相器輸出的誤差信號Se中的高頻成分，保證環(huán)路的性能穩定。K變?？赡嬗嫈灯髦饕歉鶕b相器的輸出作為方向脈沖，輸出加減脈沖信號。當Se為低電平時(shí)，計數器進(jìn)行加運算，如果相加的結果達到預設的模值，則輸出一個(gè)進(jìn)位脈沖信號CARRY；當Se為高電平時(shí)，計數器進(jìn)行減運算，如果減的結果達到零，則輸出一個(gè)借位脈沖信號BORROW。

　　2.3脈沖加減電路

　　K變?？赡嬗嫈灯鞯腃ARRY和BORROW信號分別接到脈沖加減電路的INC和DEC信號。脈沖加減電路實(shí)現了對輸入信號頻率和相位的跟蹤和調整，最終使輸出信號鎖定在輸入信號的頻率和相位上，可以稱(chēng)之為數控振蕩器。

　　2.4除N計數器

　　除N計數器對脈沖加減電路的輸出IDOUT進(jìn)行N分頻，得到整個(gè)環(huán)路的輸出信號Fout。同時(shí)，因為fc=IDCLOCK／2N，因此通過(guò)改變分頻值N可以得到不同的環(huán)路中心頻率fc。

　　3全數字鎖相環(huán)的實(shí)現與仿真

　　本設計在A(yíng)ltera公司的Max+PlusⅡ開(kāi)發(fā)軟件平臺上，利用VHDL語(yǔ)言運用自頂向下的系統設計方法，完成ADPLL的設計。首先根據系統中各個(gè)功能模塊的要求分別設計環(huán)路各個(gè)部件的邏輯電路，并進(jìn)行仿真驗證，然后再將各部件組合起來(lái)，進(jìn)行系統仿真和驗證。

　　異或門(mén)鑒相器和除N計數器的實(shí)現較為簡(jiǎn)單，不再進(jìn)行詳細說(shuō)明。

　　3.1 K變?？赡嬗嫈灯?/p>

　　K 變?？赡嬗嫈灯饔蓛蓚€(gè)獨立的計數器UPCOUNTER，DOWN COUNTER組成，分別對應設計中的q0，q1。K為計數器的模值，總是2的整數冪，可由輸入a[3..0]控制改變。計數器的操作由DN／UP信號控制。時(shí)鐘clk頻率為數字鎖相環(huán)中心頻率的M倍，clk上升沿計數。K計數器首先預置模數，然后把鑒相器的輸出信號作為方向脈沖，控制內部計數器進(jìn)行加、減計數。如果這個(gè)信號為高，DOWN COUNTER有效進(jìn)行遞減計算，UP COUNTER保持為零；相反，UP COUNTER有效進(jìn)行累加計算，DOWN COUNTER保持為預置模數。UP COUNTER計數值超過(guò)K時(shí)，increase輸出為1，計數器清零。DOWN COUNTER計數值為0時(shí)，decrease輸出為1，計數器恢復為預置模數。

　　a[3..0]=1時(shí)，設定K值為4。K變?？赡嬗嫈灯鞣抡娌ㄐ稳鐖D2所示。

　　3.2脈沖加減電路

　　脈沖加減電路需要利用多個(gè)觸發(fā)器配合產(chǎn)生時(shí)序，其輸出為IDOUT。當沒(méi)有進(jìn)位或借位脈沖信號時(shí)，他把外部參考時(shí)鐘進(jìn)行二分頻；當有進(jìn)位脈沖信號inc 時(shí)，則在輸出的二分頻信號中插入半個(gè)脈沖，以提高輸出信號的頻率；當有借位脈沖信號dec時(shí)，則在輸出的二分頻信號中減去半個(gè)脈沖，以降低輸出信號的頻率。VHDL設計代碼如下，圖3為其仿真波形。

　　3.3全數字鎖相環(huán)的實(shí)現與仿真