借助于網(wǎng)絡(luò )搜索的26~41 GHz的鎖相環(huán)設計

作者 耿新林 田怡博 段譽(yù)(電子科技大學(xué) 電子科學(xué)與工程學(xué)院，四川 成都 611731)

　　摘要：本文基于TSMC 65 nm工藝設計出了一個(gè)高頻寬帶PLL，其中VCO模塊采用雙VCO架構、鑒頻鑒相模塊采用三態(tài)鑒頻鑒相器與電荷泵架構、環(huán)路濾波器采用二階低通無(wú)源濾波器、分頻器模塊采用整數N型架構。整個(gè)鎖相環(huán)輸出信號分辨率為100 MHz，工作范圍覆蓋26 GHz -41 GHz，且在28 GHz相位噪聲為 -124.2 dBc/Hz@10 MHz。

　　關(guān)鍵詞：鎖相環(huán);寬帶;高頻

　　*曾獲第二屆(2018)全國大學(xué)生集成電路創(chuàng )新創(chuàng )業(yè)大賽決賽三等獎。

　　0 引言

　　本設計是2018年全國大學(xué)生集成電路創(chuàng )新創(chuàng )業(yè)大賽IEEE杯工程之星的解決方案，本題目的核心要求是設計一個(gè)頻率調諧范圍覆蓋5G基站間毫米波通信(28 GHz -39 GHz)的PLL，以盡可能小的相位噪聲為主要性能指標，要求輸出分辨率為100 MHz。為了達成核心要求，我們采用了電荷泵整數N型PLL，其中VCO模塊采用雙VCO架構，鑒頻鑒相模塊采用均由NMOS作為開(kāi)關(guān)管的電荷泵結構，除法器模塊采用嵌入邏輯門(mén)的RLTSPC觸發(fā)器的2/3分頻器的電路結構。

　　1 PLL整體設計

　　VCO模塊使用雙VCO結構，并采用控制VCO交叉耦合對偏置的方法選擇工作的VCO，避免了不同VCO相互串擾帶來(lái)的相位噪聲惡化。并使用差分的shunt peak結構Buffer，極大提高了VCO的帶負載能力。鑒頻鑒相模塊采用了通過(guò)增加延時(shí)模塊的方式減小死區，并采用均由NMOS作為開(kāi)關(guān)管的電荷泵結構，極大抑制了電荷泵非理想效應。通過(guò)調整環(huán)路濾波器的參數，在理論上獲得接近60°的相位裕度。在除法器模塊中，通過(guò)調整傳統2/3分頻器的電路結構、應用嵌入邏輯門(mén)的RLTSPC觸發(fā)器，提高了除法器整體的工作速度。并通過(guò)將晶振輸入頻率2分頻后，再輸入到PFD作為參考頻率的方式，提高了PLL輸出頻率的分辨率。

　　2 VCO模塊

　　為了實(shí)現26 GHz~41 GHz的頻率覆蓋范圍VCO模塊采用了雙VCO架構，同時(shí)將雙VCO的控制開(kāi)關(guān)放在了VCO的尾電流源處，這樣既可以降低一半功耗(PLL在工作時(shí)只有一個(gè)VCO啟動(dòng))，又可以完全避免兩個(gè)VCO之間的信號串擾，優(yōu)化了相位噪聲。

　　傳統的VCO Buffer是使用電阻電容耦合的反相器。實(shí)際測出來(lái)該結構在40 G時(shí)速度不夠快，無(wú)法正常工作。通過(guò)查閱文獻，最終使用了文獻[1]中提到的shunt peak結構^[1]，并在此基礎上改成了四輸入差分結構，這樣只需要一個(gè)差分電感即可實(shí)現第一級Buffer。最終我們采用了兩級這樣的結構，不僅使VCO與除法器實(shí)現了較好的隔離，同時(shí)也使VCO實(shí)現了軌到軌的輸出。

　　如果將變容管直接接入諧振腔，在關(guān)心的電壓范圍內(0 V~0.8 V)，KVCO會(huì )有較大的非線(xiàn)性，這會(huì )導致PLL在較高的電壓處無(wú)法鎖定。因此為了保證PLL的覆蓋范圍，必須要優(yōu)化KVCO的非線(xiàn)性。經(jīng)過(guò)調研選擇了文獻[2]提到的偏置方式^[2]。將兩對變容管偏置在不同的電壓下，以?xún)?yōu)化變容管的非線(xiàn)性。實(shí)際上，由于VCO覆蓋的頻率范圍較大，并且采用4 bit的電容陣列(共16條子帶)，導致隨著(zhù)頻率的升高，每條子帶的KVCO不斷增大，這又帶來(lái)了PLL高頻可能失鎖的問(wèn)題，為了解決這個(gè)問(wèn)題，下一步我們考慮補償高頻子帶的KVCO值，使他的變化盡量減小。

　　3 PFD、CP、LF模塊

　　鑒頻鑒相器(Phase Frequency Detecter)、電荷泵(Charge Pump)、環(huán)路低通濾波器(Loop Filter)是鎖相環(huán)系統的重要組成部分。鑒頻鑒相器存在死區問(wèn)題;電荷泵存在種種非理想效應;環(huán)路濾波器決定系統的環(huán)路特性，其中最困難的部分就是在相位裕度，帶寬和相位噪聲之間進(jìn)行權衡。

　　本設計PFD模塊采用三態(tài)鑒頻鑒相器，為解決鑒頻鑒相器的死區問(wèn)題，在其反饋處加入兩級適當尺寸的反相器進(jìn)行延時(shí)，為電荷泵提供足夠開(kāi)啟時(shí)間，減小死區。

　　傳統電荷泵電路存在各種非理想效應比如電荷共享效應。本設計采用一種均由NMOS控制電荷泵開(kāi)斷的結構^[3]。這種電荷泵電路最大優(yōu)點(diǎn)是它可以完全去除電荷共享效應的影響，此外其結構簡(jiǎn)單且高度對稱(chēng);同時(shí)由于沒(méi)有采用運放的結構，其功耗較低。

　　環(huán)路濾波器采用二階無(wú)源低通濾波器。因本設計的重點(diǎn)優(yōu)化指標之一是相位噪聲，而有源濾波器會(huì )引入新的噪聲，故本設計采用無(wú)源濾波器。又因一階濾波器不能很好濾去紋波，故本設計采用二階濾波器。經(jīng)matlab仿真，該PLL系統最佳相位裕度是56.4°，此時(shí)對應帶寬為0.211 MHz。

　　4 除法器

　　經(jīng)過(guò)前期文獻調研，我們了解到目前主流的除法器結構有兩種：吞脈沖除法器和除法鏈(Divider Chain)結構。但由于吞脈沖除法器結構缺乏模塊化設計，故其設計缺乏靈活性且不利于版圖，且其中的雙模預分頻計數器包含過(guò)多的邏輯門(mén)電路，導致其工作速度在TSMC65 nm CMOS工藝下僅能達到17 GHz，難以滿(mǎn)足設計要求。相反，除法鏈結構由若干獨立模塊組成，可靈活地對每一個(gè)模塊進(jìn)行獨立地調整優(yōu)化，特別是第一級2/3分頻器，其工作于電路的最高速度，需要對其進(jìn)行特別的設計與優(yōu)化。故本次設計中，采用多級2/3分頻器級聯(lián)的結構進(jìn)行設計^[4]。

　　傳統的2/3分頻器^[5]中包含了4個(gè)D鎖存器和3個(gè)與門(mén)。由于時(shí)序邏輯電路設計中，級聯(lián)邏輯器件越多，其工作速度越慢，故傳統2/3除法器難以滿(mǎn)足本設計要求。所以，本次設計中對傳統2/3除法器的結構進(jìn)行了改進(jìn)，改進(jìn)后的2/3分頻器結構如圖1所示。改進(jìn)后的結構通過(guò)減少了與門(mén)的數量，并將兩個(gè)不同觸發(fā)沿的D鎖存器合并為一個(gè)D觸發(fā)器，大大減少了電路結構中的邏輯器件數量，減少了信號路勁的延時(shí)，提高了2/3分頻器的工作速度。

　　為了進(jìn)一步的提高2/3鎖存器的工作速度，本文提出了一種將2輸入、3輸入與門(mén)嵌入進(jìn)D觸發(fā)器并對其應用有比邏輯的RLTSPC D觸發(fā)器結構，如圖2所示。

　　以上的優(yōu)化調整，極大地提高了2/3分頻器除法鏈的工作速度，使其能在TSMC 65 nm的工藝條件下，達到47 GHz的最高工作速度，并對輸入進(jìn)行256~510的連續可調的整數分頻。

　　5 版圖與整體仿真

　　圖3為PLL整體版圖，版圖面積約為0.31 mm2。圖4為PLL輸出28 GHz信號的相位噪聲圖。仿真結果表明所設計的PLL在輸出28 GHz的信號時(shí)相位噪聲為-124.2 dBc/Hz@10 MHz。圖5為PLL分別輸出26 GHz，28 GHz以及41 GHz信號時(shí)，VCO控制電壓的變化圖。仿真結果表明，VCO控制電壓上的ripple均為1 mV左右，在5 μs時(shí)已經(jīng)基本鎖定。

　　6 結論

　　本文基于TSMC 65 nm工藝設計出了一個(gè)在1 V電源電壓下工作，輸入參考頻率為100 MHz，工作范圍覆蓋26 GHz-41 GHz高頻寬帶PLL，整個(gè)鎖相環(huán)輸出信號分辨率為100 MHz，鎖定時(shí)間大約5 μs，功耗為44 mW,且在28 GHz相位噪聲為 -124.2 dBc/Hz@10 MHz。

　　參考文獻

　　[1]Chen Feng, Xiao Peng Yu, Wei Meng Lim, et al.A 40 GHz 65 nm CMOS Phase-Locked Loop With Optimized Shunt-Peaked Buffer.IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, VOL.25, NO.1, 2015.

　　[2]Li S,You F.Optimal Design of a Wideband 10GHz LC-VCO with Small KVCO Variation in 0.13m GSMC CMOS Process.IEEE International Conference on Electronics Technology, 2018.

　　[3]Chang C R, Kuo L C.A New Low-Voltage Charge Pump Circuit for PLL.IEEE International Symposium on Circuits and Systems, May 28-31, 2000.

　　[4]Yang Y C,Yu S A,Wang T, et al. A Dual-Mode Truly Modular Programmable Fractional Divider Based on a 1/1.5 Divider Cell. IEEE Microwave and Wireless Components Letters, 2005(15):754-756.

　　[5]Razavi B. A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35 m CMOS Technology[M].Wiley-IEEE Press eBook Chapters,2003.

　　作者簡(jiǎn)介：

　　耿新林(1996-)男，碩士，研究方向：射頻、微波、毫米波、太赫茲集成電路。

　　段譽(yù)(1997-)，男，本科生，研究方向：射頻、微波集成電路。

本文來(lái)源于科技期刊《電子產(chǎn)品世界》2019年第2期第81頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處