采用0.18micro;m CMOS設計用于2.5Gb/s收發(fā)器系統
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4:1復用器電路的Verilog實(shí)現的關(guān)鍵代碼如下：
always @(posedge clk or posedge reset)
if(reset)
begin i = 2'b0; sda_p = 0; end
else begin
if(i==2'b0)
begin sda_p = data[0]; d1 = data[1]; d2 = data[2]; d3 = data[3]; end
else begin d2 = d3; d1 = d2; sda_p = d1; end
i = i+2'b1;
end
圖3 16:4復用器實(shí)現時(shí)序圖
2.2.2 4:1復用器電路
4:1復用器采用樹(shù)形結構實(shí)現，其實(shí)現如圖2所示，它主要由三個(gè)2:1的高速復用器和一個(gè)主從D觸發(fā)器（MSDEF）構成。2:1復用器由一個(gè)主從D觸發(fā)器（由兩個(gè)鎖存器級連構成），一個(gè)主從主D觸發(fā)器（由三個(gè)鎖存器級連構成）和一個(gè)2:1數據選擇器構成。
本文所設計的鎖存器和2:1數據選擇器均采用CML(電流模式邏輯)邏輯實(shí)現，其基本結構如圖4(a)所示，按其功能可分為下拉邏輯網(wǎng)絡(luò )、尾電流源和上拉電阻三個(gè)部分。它可以在電壓擺幅較小的情況下正常工作。由于尾電流源的存在，CML電路的功耗近似為恒定值P=vdd*I，其中vdd是電源電壓，I為直流尾電流。眾所周知，傳統CMOS電路的功耗為P=CL`*f*vdd2，其中f是電路的開(kāi)關(guān)頻率，CL`是輸出節點(diǎn)的負載電容。因此，在高速率的條件下，CML電路的功耗比與其相似的CMOS電路的功耗要小得多。此外，降低CML電路的電壓擺幅，還可以減小整個(gè)電路的延時(shí)，從而提高電路的工作速度。
圖4 鎖存器及2:1數據選擇器電路圖
3仿真結果
該電路采用SMIC 0.18µm工藝模型，使用Virtuoso AMS Simulator 工具進(jìn)行了仿真。輸入信號為16位156.25Mb/s并行數據，如圖5(a)所示。仿真的corner包括：ff（fast model）、tt(typical model)、ss(slow model)。不同corner下的仿真輸出波形如圖5(b)-(d)所示。從仿真的結果可以看出，輸入數據為156.25Mb/s時(shí)，能較好的實(shí)現復用功能，輸出數據速率為2.5Gb/s，整個(gè)電路的功耗約為6mW。
圖5 不同corner下的仿真波形
4結論
隨著(zhù)CMOS工藝的發(fā)展，采用CMOS工藝已經(jīng)可以設計出高性能、低功耗、成本低的高速電路。本次設計采用0.18µm CMOS工藝，采用CML電路設計技術(shù)和數?；旌显O計技術(shù)，設計出了2.5Gb/s 16:1復用器電路。該電路能夠在電源電壓為1.8V，工作溫度范圍為0－70。C時(shí)，工作速率可達到2.5Gb/s，功耗約為6mW。
本文作者創(chuàng )新觀(guān)點(diǎn)：本文將16:1復用器電路進(jìn)行了模塊化分解，采用數?；旌系脑O計技術(shù)分別用Verilog語(yǔ)言描述的方式和CML電路邏輯設計了16:4復用器電路和4:1復用器電路，并采用混合信號仿真的驗證方式對所設計的16:1復用器進(jìn)行了驗證。用該種方法大大縮短設計和驗證所需要的時(shí)間。
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