ASIC后端設計中的時(shí)鐘樹(shù)綜合

摘要：時(shí)鐘樹(shù)綜合是當今集成電路設計中的重要環(huán)節，因此在FFT處理器芯片的版圖設計過(guò)程中，為了達到良好的布局效果，采用時(shí)序驅動(dòng)布局，同時(shí)限制了布局密度；為了使時(shí)鐘偏移盡可能少，采用了時(shí)鐘樹(shù)自動(dòng)綜合和手動(dòng)修改相結合的優(yōu)化方法，并提出了關(guān)于時(shí)鐘樹(shù)約束文件的設置、buffer的選型及手動(dòng)修改時(shí)鐘樹(shù)的策略，最終完成了FFT處理器芯片的時(shí)鐘樹(shù)綜合并滿(mǎn)足了設計要求。
關(guān)鍵詞：FFT處理器芯片；布局布線(xiàn)；時(shí)鐘樹(shù)綜合；時(shí)鐘偏移

0 引言
在大規模高性能的ASIC設計中，對時(shí)鐘偏移(Clock Skew)的要求越來(lái)越嚴格，時(shí)鐘偏移是限制系統時(shí)鐘頻率的主要因素。而時(shí)鐘樹(shù)綜合又是減小時(shí)鐘偏移的有效途徑，因此它是ASIC后端設計中最重要的環(huán)節之一。本文以基于SOC Encounter，采用SMIC0．18μm工藝進(jìn)行的FFT處理器的版圖設計為例，提出在設計過(guò)程中如何減小時(shí)鐘偏移，結合手動(dòng)優(yōu)化幫助工具設計出更好的時(shí)鐘樹(shù)。

1 時(shí)鐘偏移產(chǎn)生的原因分析
同一時(shí)鐘源到達各個(gè)同步單元的最大時(shí)間差稱(chēng)作時(shí)鐘偏移。產(chǎn)生時(shí)鐘偏移的原因有：時(shí)鐘源到各個(gè)時(shí)鐘端點(diǎn)的路徑長(cháng)度不同；各個(gè)端點(diǎn)負載不同；在時(shí)鐘網(wǎng)中插入的緩沖器不同等。時(shí)鐘偏差過(guò)大會(huì )引起同步電路功能混亂。

在圖1中，假設CLK到達reg1和reg2的時(shí)間差最大，為dskew，組合邏輯C的延時(shí)為dc，寄存器的延時(shí)為d，其建立時(shí)間約束為dsetup，保持時(shí)間為dhold，時(shí)鐘周期為T(mén)。滿(mǎn)足建立時(shí)間的要求是在CLK2跳變前的dsetup時(shí)間，reg2上D端的數據應該穩定，考慮最壞情況reg1比reg2晚dskew，這時(shí)滿(mǎn)足的時(shí)間關(guān)系應該是：

滿(mǎn)足保持時(shí)間的要求是：在CLK2跳變后的dhold時(shí)間內，reg2上D端的數據必須保持穩定，考慮最壞情況reg1比reg2早dskew，這時(shí)滿(mǎn)足的時(shí)間關(guān)系應該是：

由此可見(jiàn)，時(shí)鐘偏移對電路速度和時(shí)鐘頻率的限制是很大的，而寄存器的保持時(shí)間、建立時(shí)間和自身的延時(shí)，都是與器件單元本身的結構和性質(zhì)有關(guān)，依賴(lài)于工藝的改進(jìn)來(lái)進(jìn)一步減小，所以減小skew成為后端設計重要內容，也是提高電路速度的關(guān)鍵。

2 SOC Encounter的時(shí)鐘樹(shù)綜合
SOC Encounter的時(shí)鐘樹(shù)綜合在完成布局之后進(jìn)行，可以采用手動(dòng)模式和自動(dòng)模式。手動(dòng)模式能控制時(shí)鐘樹(shù)的層次、buffer的數目和每層加入buffer的類(lèi)型。自動(dòng)模式根據時(shí)鐘樹(shù)定義文件自動(dòng)決定時(shí)鐘樹(shù)的層次和buffer的數目。時(shí)鐘樹(shù)綜合從外部時(shí)鐘輸入端口自動(dòng)遍歷整個(gè)時(shí)鐘樹(shù)，遍歷完成后加入buffer用來(lái)平衡時(shí)鐘樹(shù)。SOC Encounter的時(shí)鐘樹(shù)綜合流程如圖2所示。