ASIC后端設計中的時(shí)鐘樹(shù)綜合
加入技術(shù)交流群
(3)添加buffer?；ミB線(xiàn)的延時(shí)與連線(xiàn)長(cháng)度的平方成正比，所以插入buffer可以將長(cháng)的關(guān)鍵路徑分成較小的連線(xiàn)，可以有效地減小互連線(xiàn)的延時(shí)。插入的buffer的驅動(dòng)能力的大小靠經(jīng)驗估計，插入后做時(shí)序分析，然后再做re_sizing，直到滿(mǎn)足延時(shí)要求。本文引用地址：http://dyxdggzs.com/article/187514.htm
經(jīng)過(guò)eneounter自動(dòng)時(shí)鐘樹(shù)綜合后，查看其CTS時(shí)序報告，如圖4所示，發(fā)現時(shí)鐘elk_pad的最大偏移值達到了152．4 ps，這樣與目標值還有很大差距。經(jīng)過(guò)timing Debug跟蹤時(shí)鐘信號，如圖5所示，從中找出一些Skew較大的線(xiàn)路，如從fft4442_inst／CT／M3_R_reg／Q到fft4442 _inst／PEII／pc42_in4_reg_76_／RN的延時(shí)太長(cháng)，達到了27．035 ns，因為這樣的線(xiàn)路與其他信號線(xiàn)的延時(shí)相差比較大，它們之間的Skew就很容易違規，必須減小它們的延時(shí)來(lái)減小Skew。
再進(jìn)一步查看該線(xiàn)路，發(fā)現有些單元，如FFDCRHD1X延時(shí)達到13．483 ns，HAND281HD1X延時(shí)達到8．578ns，INVHDPX也達到了4．209ns，而且該線(xiàn)路還插入了不少BUFHD1X，由于此類(lèi)buffer的驅動(dòng)能力太小，從而導致了該線(xiàn)路的延時(shí)過(guò)大。于是，采用第二類(lèi)修復辦法：替換(r-e_sizing)驅動(dòng)能力不一樣的buffer。于是調用Interactive ECO功能，手動(dòng)將延時(shí)太長(cháng)的單元FFDCRHD1X、HAND2B1HD1X等的尺寸替換為更大的，從而加強其驅動(dòng)能力，并將部分BUFHD1X替換成BUFHD4X等，再做了PostCTS optimization后，再進(jìn)行時(shí)序分析，這樣經(jīng)過(guò)幾輪反復的修復，降低了一些線(xiàn)路的延時(shí)，終于將時(shí)鐘CLK的Skew降到了93．3ps，如圖6所示，滿(mǎn)足了設計要求。從eneounter的CTS報告中可以看出，加上有針對性的手動(dòng)修復之后，對Skew的減小有明顯效果。
3 結語(yǔ)
隨著(zhù)集成電路設計尺寸的減小和芯片運行頻率的提高，時(shí)鐘偏移已經(jīng)成為影響ASIC芯片性能的關(guān)鍵因素。本文以對FFT處理器芯片的時(shí)鐘樹(shù)綜合為例，分析了時(shí)鐘偏移的產(chǎn)生機理及影響，從布局階段就開(kāi)始關(guān)注時(shí)序的優(yōu)化，進(jìn)行了一系列的優(yōu)化設置。經(jīng)過(guò)時(shí)序分析證明，采取工具自動(dòng)綜合和手動(dòng)修復相結合的辦法，容易滿(mǎn)足設計要求，不僅可以提高綜合效率，還可以保證優(yōu)化的有效性。
評論