多波形雷達回波中頻模擬器設計
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方法2是采用如圖3所示的存儲轉發(fā)的方式，具體是：將輸入的待延時(shí)脈沖，用延時(shí)時(shí)鐘采樣后，以左端口地址A在每個(gè)延時(shí)時(shí)鐘周期遞增加1寫(xiě)入單bit的雙口RAM中，右端口以地址B在每個(gè)延時(shí)時(shí)鐘周期遞增加1進(jìn)行按序讀取，左右端口操作到(2N+1-1)的上限地址后自動(dòng)返回0地址繼續各自遞增操作。地址A和地址B滿(mǎn)足：B=A—D。D為需要的延時(shí)時(shí)鐘個(gè)數值。當AD時(shí)，取負數的補碼作為地址B。本文引用地址：http://dyxdggzs.com/article/187411.htm
方法2避免了大延時(shí)情況下觸發(fā)器資源過(guò)度耗費，但存在固定延時(shí)，另當延時(shí)時(shí)鐘頻率很高時(shí)，雙口RAM的讀寫(xiě)速度難以滿(mǎn)足要求。因此，本系統在實(shí)踐中對方法2進(jìn)行了改進(jìn)設計，如圖4所示。
本設計將待延時(shí)的脈沖經(jīng)延時(shí)時(shí)鐘采樣后，經(jīng)串并轉換形成16 b的數據，每16個(gè)延時(shí)時(shí)鐘完成一次串／并轉換，并輸出一個(gè)16 b寬度的雙口RAM的左端口寫(xiě)時(shí)鐘，地址A仍按序累加。將地址A末位補上四個(gè)“1”構成寬地址x；x—D=Y(補碼形式)；式中：D為DSP計算的延時(shí)時(shí)鐘個(gè)數值。將Y(二進(jìn)制)的低四位提取出來(lái)作為碼值C；其余高位構成圖中雙端口RAM的右端口讀地址。其讀時(shí)鐘由圖右的并／串轉換單元每16個(gè)延時(shí)時(shí)鐘周期輸出一個(gè)脈沖；并／串轉換單元將讀出的16位數據轉換恢復為脈沖，經(jīng)過(guò)如圖1寄存器方式實(shí)現的4位寄存器延時(shí)環(huán)節(控制碼為碼值C)延時(shí)后，輸出延時(shí)后的脈沖。
該方法將雙口的讀寫(xiě)時(shí)鐘降速到延時(shí)時(shí)鐘的16分頻，大大降低了雙口RAM的速度壓力，更易于實(shí)現。另16 b的雙口RAM也可借助片外雙口RAM實(shí)現，降低對FPGA存儲資源的依賴(lài)。該方法的缺點(diǎn)是有更大的固定延遲，雖在延時(shí)大時(shí)可預先由DSP修正控制值，但對要求延時(shí)小于其固定延時(shí)的情況則無(wú)法適用。本系統綜合采用兩種方法解決，即：DSP輸出碼值的最高位決定延時(shí)方法的切換，當需求的延時(shí)大于固定延時(shí)時(shí)則采用圖4的方法；而需求的延時(shí)小于固定延時(shí)時(shí)采用圖2的寄存器法。
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