雷達信號源的設計在雷達測試中有著(zhù)非常重要的作用。DDS在相對帶寬、頻率轉換時(shí)間、相位連續性、正交輸出、高分辨力以及集成化等方面都遠遠超過(guò)了傳統頻率合成技術(shù)所能達到的水平，為系統提供了優(yōu)于模擬信號源的性能。
FPGA具有集成度高、通用性好、設計靈活、編程方便等諸多優(yōu)點(diǎn)，因此采用AD9854和FPGA來(lái)設計雷達信號源。
1 系統方案概述
根據雷達信號源系統設計的要求，總體框圖如圖1所示。
該系統主要由FPGA時(shí)序控制部分、AD9854頻率合成部分、波形存儲三部分組成。在此重點(diǎn)闡述FPGA設計和AD9854硬件設計兩部分。
系統的主體部分主要由高速數字邏輯時(shí)序控制模塊(FPGA)和DDS芯片AD9854構成，還包括放大模塊、濾波模塊、存儲模塊、時(shí)鐘模塊、電源模塊。該部分通過(guò)FPGA對整個(gè)電路的數字部分進(jìn)行時(shí)序控制，包括給AD9854發(fā)送數據、地址、時(shí)鐘以及控制信號。AD9854是DDS芯片，能產(chǎn)生所需要的信號。存儲部分采用了FLASH和SRAM;FLASH主要用來(lái)存儲波形文件，而SRAM主要是在開(kāi)機時(shí)暫存數據文件。
通過(guò)控制面板發(fā)送觸發(fā)信號和模式選擇信號對系統信號產(chǎn)生進(jìn)行控制。當FPGA接收到觸發(fā)信號時(shí)，FPGA才開(kāi)始工作，并且給AD9854發(fā)送數據以產(chǎn)生信號。模式選擇信號是3位的二進(jìn)制數，可以產(chǎn)生8種狀態(tài)?？刂泼姘搴虵PGA通過(guò)RS 422電平相連，通過(guò)差分數據線(xiàn)來(lái)傳輸數據。
PC機應用軟件完成所需各種軟件的波形數據的計算，包括起始頻率FTW，頻率分辨率DFW，時(shí)間分辨率RRC等數據，然后將所得的數據轉化成.dat格式。PC通過(guò)串口與系統主板進(jìn)行數據通信，通過(guò)MAX3232進(jìn)行電平轉化。數據最后存儲到主板的存儲器中(FLASH和SRAM);當系統工作時(shí)，FPGA從FLASH中讀取波形文件來(lái)產(chǎn)生信號。
2 AD9854模塊
2.1 AD9854芯片介紹
數字頻率合成芯片AD9854是用于高端DDS技術(shù)的一款芯片，該芯片帶有兩個(gè)高速、高性能的正交D/A轉換器，可以同時(shí)輸出I/Q兩路正交信號。當參考時(shí)鐘源很精確時(shí)，AD9854能夠產(chǎn)生高穩定度的，頻率、相位、幅度均可編程的正弦和余弦曲線(xiàn)，被廣泛地應用于通信、雷達、儀器等應用領(lǐng)域。AD9854的高速DDS內核能夠提供48 B的相位累加器和頻率累加器(在300 MHz的系統時(shí)鐘下，可達1μHz的頻率分辨率);其中17 B的相位-幅度映射位數能夠確保該芯片優(yōu)良的無(wú)雜散動(dòng)態(tài)范圍(SFDR)性能。
2.2 AD9854芯片工作模式
AD9854具有5種可編程操作模式，通過(guò)改變控制寄存器(并行尋址方式下的地址為1FH)的控制位即可以選擇相應的模式。根據本方案，主要對單頻(Single Tone)模式和調頻(Chirp)模式進(jìn)行探討。5種模式的選擇表如表1所示。
2.2.1 單頻模式
系統上電或硬件復位時(shí)，AD9854自動(dòng)進(jìn)入該默認模式，此時(shí)芯片輸出的信號是直流信號。當對頻率控制字進(jìn)行設定后，即可輸出單頻信號。
2.2.2 調頻模式
此處的調頻模式即為常見(jiàn)的脈沖調頻模式。AD9854同時(shí)支持線(xiàn)性和非線(xiàn)性這兩種調頻模式。該雷達信號源要求既能產(chǎn)生線(xiàn)性調頻信號，也能產(chǎn)生非線(xiàn)性調頻信號，所以AD9854完全能滿(mǎn)足要求。脈沖調頻信號的時(shí)寬主要是由update clock來(lái)決定。當第一個(gè)update clock信號到來(lái)時(shí)，AD9854把I/O緩存中的FTW，DFW，RRC以及其他的控制字都送到可編程寄存器中，AD9854開(kāi)始工作。當脈沖調頻信號結束時(shí)，通過(guò)FPGA再發(fā)送一個(gè)update clock信號，然后就把I/O緩存中的清零數據送入了可編程寄存器中。
3 系統硬件實(shí)現
3.1 電源和時(shí)鐘設計
在該系統中，采用線(xiàn)性電源LT1764進(jìn)行電平轉換，把5 V轉成3.3 V和1.5 V，為FPGA和AD9854等芯片提供電源。濾波電容分為旁路電容和去耦電容。旁路電容把前級攜帶的高頻雜波濾去，還可以有效地旁路地和電源上的地彈噪聲。旁路電容一般容值都比較小，根據諧振頻率一般是0.1μF和0.01μF。去耦電容也稱(chēng)退耦電容，是把輸出信號的干擾作為濾除的對象。去耦電容一般比較大，取值為47μF和10μF。如圖2所示。
時(shí)鐘電路與FPGA的電源面要隔離開(kāi)(可以在同一個(gè)層)，只通過(guò)鐵氧體磁珠(ferritebead)相連。鐵氧體磁珠在低頻時(shí)阻抗很低，而在高頻時(shí)阻抗很高，可以抑制高頻干擾，這樣外面的高頻干擾不會(huì )影響時(shí)鐘芯片，而時(shí)鐘芯片內部產(chǎn)生的振蕩信號也不會(huì )影響到外面的電路。時(shí)鐘部分的地和整個(gè)PCB的地是一個(gè)統一的整體，不要分割。
在時(shí)鐘芯片的電源引腳處放一個(gè)容值為10μF的鉭電容，不僅可以防止由于電壓波動(dòng)引起的電流涌動(dòng)，還可以抑制低頻干擾;同時(shí)大電容的后面并聯(lián)一個(gè)0.1μF的小電容，且所放的位置要盡可能地靠近電源引腳，這樣可以減小外來(lái)的電源噪聲。在靠近時(shí)鐘輸出的引腳要串接一個(gè)50 Ω的電阻以減小輸出電流，提高時(shí)鐘波形的質(zhì)量。時(shí)鐘線(xiàn)盡量少使用過(guò)孔，因為過(guò)孔使阻抗發(fā)生變化，影響信號的質(zhì)量，進(jìn)而產(chǎn)生EMI輻射和抖動(dòng)問(wèn)題。
3.2 存儲模塊設計
在該系統中，采用FLASH和SRAM作為存儲器。FLASH主要用于存儲波形文件，掉電時(shí)，數據也不會(huì )丟失。而SRAM是做高速數據緩存的，掉電后數據會(huì )丟失。首先FPGA從FLASH中讀取波形文件，然后再存儲到SRAM中，需要這些波形數據時(shí)候，再從SRAM中去讀取。這樣的設計是因為FLASH的讀/寫(xiě)速度比較慢，而SRAM的讀/寫(xiě)速度比較快。但是FLASH中的數據掉電不會(huì )丟失，而SRAM中的數據掉電要丟失。
3.3 放大及濾波電路設計
為了提高DDS信號產(chǎn)生系統的帶負載能力，同時(shí)實(shí)現AD9854芯片內嵌數/模轉換器輸出的電流轉換，需要在其后加入運算放大器(見(jiàn)圖3)。該運算放大器性能的好壞將決定信號的輸出質(zhì)量及系統帶負載的能力。由于方案中信號輸出的最高頻率為120 MHz，所以應保證放大器在較高頻率范圍內具有很好的線(xiàn)性度，防止放大器自激。根據頻率源的設計要求，該方案中的放大器模塊應滿(mǎn)足以下要求：放大器的增益可調、放大器的帶寬應大于120 MHz、輸出帶載能力強、信號輸出質(zhì)量較好。綜合以上要求，選擇ADI公司的寬帶運算放大器AD8014作為放大器模塊的核心器件。AD8014的主要性能特點(diǎn)有：低功耗;穩定增益G=1;高速，Slew Rate 4 000 V/μs，24 ns的建立時(shí)間;
在該方案中，放大電路采用串連電壓負反饋-反相比例放大電路。
采用串聯(lián)電壓負反饋將使放大器的輸入阻抗增大，輸出阻抗減小，提高電路輸出信號的帶負載的能力。在電路中，反饋電阻R16采用可調電阻，使電路的增益可調;同時(shí)在放大器的正、負電源輸入端加電容去藕濾波電路，以減小電源紋波對放大器的影響。
根據AD8014的要求，在進(jìn)行PCB布線(xiàn)時(shí)，需在其周?chē)伾狭说鼐W(wǎng);但是，為了降低寄生電容對電路輸入的影響，其輸入腳附近沒(méi)有鋪地。在進(jìn)行器件布局時(shí)，反饋電阻R16應盡量靠近AD8014的反向輸入端。
為使中頻模擬器有較好的通用性，而雷達中頻變化范圍較寬，考慮到在濾除諧波分量的同時(shí)要盡可能減少相位的不連續性，因此設計了一個(gè)帶寬為40MHz的9階無(wú)源低通濾波器。
4 FPGA實(shí)現
4.1 FPGA設計概述
FPGA用于建立與DDS芯片(AD9854)，FLASH(E28F128J3A)以及SRAM(IS61LV10248)之間的聯(lián)系，主要負責以下兩個(gè)方面：
(1)發(fā)送DDS控制字并控制DDS芯片的時(shí)序;
(2)控制存儲芯片的時(shí)序，并發(fā)送或讀取所要存儲的波形數據。FPGA內部采用原理圖和Verilog HDL相結合的方式進(jìn)行軟件設計。
下面重點(diǎn)介紹DDS控制部分的實(shí)現。
4.2 DDS控制模塊
英飛凌汽車(chē)電子生態(tài)圈
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