基于FPGA+DSP的雷達回波發(fā)生器設計
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采用DSP和FPGA/CPLD相結合的系統結構綜合了兩者在系統控制和實(shí)時(shí)數字信號處理方面的優(yōu)勢，結構靈活、實(shí)現性強[1]。本文提出了一種以FPGA為核心，DSP實(shí)時(shí)控制，外加PROM、Flash、CPLD以及D/A等外圍電路構成的雷達中頻回波信號發(fā)生器的設計方法，可以通過(guò)在線(xiàn)編程在相同的硬件平臺上實(shí)現不同體制、多目標的雷達回波。
1 雷達回波發(fā)生器方案設計
1.1 系統性能要求
本雷達回波發(fā)生器是為了對雷達信號處理機進(jìn)行測試、評估以及新的信號處理算法而開(kāi)發(fā)研制的，因而在設計上要滿(mǎn)足通用性要求，能模擬產(chǎn)生不同體制雷達的回波信號[2]。通用性設計要求硬件外圍接口電路盡可能簡(jiǎn)單，對各種電平規范具有兼容性；所選器件適應性強，通過(guò)重配置可編程邏輯電路即可產(chǎn)生不同帶寬、不同時(shí)寬的雷達信號而不用修改硬件設計[3-4]。同時(shí)，為了真實(shí)地反映雷達目標的復雜環(huán)境，要求雷達回波發(fā)生器能加入噪聲和干擾，從而能夠對信號處理機進(jìn)行全面的評估和檢測。
本雷達回波發(fā)生器要求能選擇產(chǎn)生單脈沖跟蹤、DBF、SAR 3種體制雷達的最多3個(gè)目標的回波信號，雷達波形為簡(jiǎn)單脈沖、線(xiàn)性調頻信號、相位編碼信號可選。主要技術(shù)指標如下：
(1)中頻載頻頻率：30 MHz；
(2)系統基準時(shí)鐘：10 MHz；
(3)波形存儲深度為10 K，信號采樣率100 MHz；
(4)幅度分辨率為12 bit；
(5)頻率范圍為0.37 Hz～25 MHz，頻率分辨率為0.37 Hz；
(6)輸出模擬信號幅度范圍為±2.5 V；
(7)DBF體制時(shí)天線(xiàn)陣元數為16個(gè)。
1.2 系統實(shí)現方案
雷達回波發(fā)生器的實(shí)現有以下3種方法：全硬件實(shí)現、微機+D/A插卡實(shí)現以及微機+模擬器DSP組合實(shí)現。由于全硬件實(shí)現時(shí)硬件設計過(guò)于復雜、靈活性差、微機+D/A插卡方法受D/A數據傳輸率的限制，所以目前雷達回波發(fā)生器的設計中，多采用微機+模擬器DSP組合方法。該方法靈活性好、數據量適中、易擴充、滿(mǎn)足通用性要求[5]。
通過(guò)對幾種回波發(fā)生器實(shí)現方法的比較，結合本雷達回波發(fā)生器要實(shí)現的功能以及靈活性、通用性的設計思想，本文提出了一種新的雷達中頻回波發(fā)生器的設計與實(shí)現方法。該方法嚴格說(shuō)仍屬于微機+模擬器DSP組合方法，但采用了微機+FPGA+DSP+D/A的組合，如圖1所示。
與傳統的雷達回波發(fā)生器實(shí)現方法相比，采用該結構具有以下優(yōu)點(diǎn)：
(1)PC機不必實(shí)時(shí)為回波發(fā)生器提供數據，只是在雷達參數改變時(shí)，PC機才給存儲器輸入新的波形和參數數據。這樣便能采用更為逼真的雷達回波數學(xué)模型，并能對這些模型完成更為復雜和精確的處理工作，提高模擬信號環(huán)境的逼真性；
(2)硬件實(shí)現簡(jiǎn)單，只要改變底層軟件而不用更改硬件電路就可以適應不同體制的雷達，因而這種方法具有較好的靈活性和通用性；
(3)對外具有豐富的接口，既可以當作一塊獨立的板卡使用，也可以在CPCI機箱上作為標準板卡使用；
(4)利用其豐富的底層軟件庫，可以提供良好的二次開(kāi)發(fā)空間。
2 系統硬件設計
雷達回波發(fā)生器在硬件實(shí)現時(shí)，FPGA選用Xilinx公司Virtex-4系列的XC4VSX55芯片， DSP選用TI公司的TMS320C6416芯片，數模轉換器和放大器分別選用ADI公司的AD9765和AD8044，時(shí)鐘選用ADI公司的超低抖動(dòng)時(shí)鐘ICAD9510，時(shí)鐘配置電路選用Altera公司MAX7000S/AE系列的EPM7128S。SX55是Xilinx公司的一款高性能數字信號處理FPGA，具有強大的數據處理能力。主要硬件資源為49 152個(gè)SLICE(含一個(gè)觸發(fā)器及一個(gè)四輸入查找表)，320個(gè)BLOCK RAM(每塊18 KB)，512個(gè)18×18 bit乘法器，8個(gè)DCM，32條全局時(shí)鐘連線(xiàn)，640個(gè)可用I/O。TMS320C6416是TI公司的一款高性能定點(diǎn)數字信號處理器，最高工作時(shí)鐘600 MHz，可達4 800 MIPS。主要硬件資源有128 KB L1P cache，128 KB L1D cache，8 MB L2 cache。兩個(gè)外部存儲器接口（EMIF），EMIFA為64 bit，EMIFB為16 bit，共1 280 MB外部地址。64個(gè)EDMA，32 bit或16 bit HPI接口，PIC接口。雷達回波發(fā)生器的硬件結構如圖2所示。
系統的工作流程是：
(1)雷達波形數據的計算產(chǎn)生。通用計算機根據輸入的雷達參數計算得到雷達基帶信號波形數據，以備通過(guò)RS-232串行接口傳輸給大容量波形存儲器存儲。
(2)數據傳輸。FPGA通過(guò)電平轉換芯片與串口相連，將經(jīng)RS-232串行接口送來(lái)的通用計算機產(chǎn)生的雷達基帶信號數據以及雷達目標、噪聲有關(guān)參數接收并存儲在其內部設計的存儲器中。
(3)實(shí)時(shí)信號處理。FPGA對存儲數據進(jìn)行延時(shí)、多普勒調制、幅度控制、中頻調制以及噪聲加載等信號處理，得到雷達回波的數字信號。當雷達參數或目標屬性、噪聲參數改變時(shí)，DSP更新存儲器中存儲的數據。
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