多波形雷達回波中頻模擬器設計

該模擬器通過(guò)單片機(AVR8515)與上位機進(jìn)行異步串行通信，單片機完成通信協(xié)議的解包、打包等過(guò)程，接收上位機中用戶(hù)設定的目標和干擾參數，發(fā)送模擬器的實(shí)時(shí)模擬狀態(tài)信息給上位機。系統以DSP(ADSP-21060)作為脈沖參數的實(shí)時(shí)計算單元，單片機與DSP問(wèn)通過(guò)雙口RAM進(jìn)行信息交換。DSP得到兩個(gè)目標的模擬參數后，根據參數變化的時(shí)間節拍，計算一個(gè)相參幀兩目標的各脈沖的初相、載頻、脈沖延時(shí)等參數，并寫(xiě)給雙口RAM。系統以FPGA(XC2V3000)作為信號處理與控制單元，FPGA讀取后，在產(chǎn)品提供的處理幀同步信號和同步調制脈沖控制下，結合產(chǎn)品串口傳過(guò)來(lái)的波形類(lèi)型的信息(如：脈內單頻還是線(xiàn)性調頻)，形成兩個(gè)目標的延時(shí)脈沖，并控制兩個(gè)目標各自的DDS(AD9858)信號產(chǎn)生單元，產(chǎn)生出兩個(gè)目標信號。帶限的高斯白噪聲的數字正交基帶也由FPGA產(chǎn)生，并同步AD9957的數字正交上變頻功能將基帶調制到所需的中心頻上。目標1、目標2和噪聲信號的合成由模擬電路實(shí)現，并實(shí)現一定的功率控制，最后輸出所需的中頻雷達回波信號。模擬器系統各單元時(shí)鐘的相參性至關(guān)重要，由專(zhuān)用時(shí)鐘管理芯片(AD9510)產(chǎn)生FPGA，AD9858，AD9957的工作時(shí)鐘。

3 關(guān)鍵模塊設計
3．1 數字延時(shí)模塊
對于脈沖的數字延遲的實(shí)現，方法1是將DSP計算得到的延時(shí)時(shí)鐘個(gè)數值D，轉換為N位的二進(jìn)制碼，利用二進(jìn)制碼進(jìn)行控制?？刹捎萌鐖D2基于寄存器的方法實(shí)現，這種方法優(yōu)點(diǎn)是沒(méi)有固定延遲，最小可實(shí)現零延遲。但當N增大時(shí)，此法耗費的FPGA觸發(fā)器資源呈幾何級數增加，因此，不適用于需要實(shí)現很大延時(shí)的場(chǎng)合。