基于CPLD的三相多波形函數發(fā)生器設計

關(guān)鍵詞：CPLD；直接數字頻率合成；函數發(fā)生器；VHDL

１　引言

直接數字頻率合成 ?Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｓ ，ＤＤＳ?是２０世紀６０年代末出現的第三代頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)，以Ｎｙｑｕｉｓｔ時(shí)域采樣定理為基礎，在時(shí)域中進(jìn)行頻率合成。ＤＤＳ頻率轉換速度快，頻率分辨率高，并在頻率轉換時(shí)可保持相位的連續，因而易于實(shí)現多種調制功能。ＤＤＳ是全數字化技術(shù)，其幅度、相位、頻率均可實(shí)現程控，并可通過(guò)更換波形數據靈活實(shí)現任意波形。此外，ＤＤＳ易于單片集成，體積小，價(jià)格低，功耗小，因此ＤＤＳ技術(shù)近年來(lái)得到了飛速發(fā)展，其應用也越來(lái)越廣泛。

基于ＣＰＬＤ和ＤＤＳ技術(shù)的函數發(fā)生器可以實(shí)現信號波形的多樣化，而且方便可靠，簡(jiǎn)單經(jīng)濟，系統易于擴展，同時(shí)可大大提高輸出信號的帶寬。

２　系統原理

２．１ ＣＰＬＤ內部設計

ＣＰＬＤ的內部結構框圖如圖１所示，圖中，首先由控制寄存器將外部控制器（如單片機）送入的數據轉換為頻率和幅度控制字；然后再由分頻器根據頻率控制字進(jìn)行分頻并將輸出作為尋址計數器的時(shí)鐘；尋址計數器的尋址空間為３６０字節，可對ＲＯＭ中的查找表進(jìn)行尋址；而通過(guò)模３６０加法器可以產(chǎn)生１２０的相位差。

２．２ ＣＰＬＤ的外圍電路

圖２所示是ＣＰＬＤ的外圍電路連接圖。圖中，ＣＰＬＤ幅度控制字經(jīng)Ｄ／Ａ轉換輸出后，可作為查找表輸出ＤＡＣ的參考電壓，該參考電壓可通過(guò)改變幅度控制字來(lái)進(jìn)行改變，從而改變輸出信號的幅度。

３?。茫校蹋母髂K的設計

３．１ 控制寄存器的設計

控制寄存器設計主要是將外部控制器輸入的數據轉換為頻率和幅度控制字。其程序代碼如下：

－－／／／／／／／／／／／／調庫／／／／／／／／／／／／－－

ｅｎｔｉｔｙ ｃｏｎｔｒｏｌｌｅｒ ｉｓ

ｐｏｒｔ（ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ；

ｄａｔａｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ;

ａｄ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(1６ ｄｏｗｎ ｔｏ ０);

ｆｒｅｑ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０));

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａｆｌｏｗ ｏｆ ｃｏｎｔｒｏｌｌｅｒ ｉｓ

ｓｉｇｎａｌ ｏｕｔ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);

ｂｅｇｉｎ

ｓ２ｐ:ｐｒｏｃｅｓｓ(ｃｌｋ,ｄａｔａｉｎ)

ｖａｒｉａｂｌｅ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);?

ｂｅｇｉｎ

ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ

ｔｅｍｐ:＝ｔｅｍｐ(１５ ｄｏｗｎ ｔｏ ０)＆ｄａｔａｉｎ;

ｅｎｄ ｉｆ;

ｏｕｔ１＜＝ｔｅｍｐ;

ｅｎｄ ｐｒｏｃｅｓｓ ｓ２ｐ;

ｍｕｘ:ｐｒｏｃｅｓｓ(ｏｕｔ１(１６))

ｂｅｇｉｎ

ｉｆ ｏｕｔ１(１６)＝‘１’ ｔｈｅｎ

ａｄ＜＝ｏｕｔ１(１５ ｄｏｗｎ ｔｏ ０); －－１號寄存器為幅度控制字

ｅｌｓｅ

ｆｒｅｑ＜＝ｏｕｔ１(１５ ｄｏｗｎｔｏ ０); －－０號寄存器為頻率控制字

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｍｕｘ;

ｅｎｄ;

圖3

３．２ 分頻比可變的分頻器模塊設計

該設計主要是根據頻率控制字決定分頻倍數，從而輸出與頻率控制字相對應的頻率時(shí)鐘，此模塊的輸出可作為尋址計數器的時(shí)鐘。具體代碼如下：

ｐｒｏｃｅｓｓ?ｃｌｋ? －－ｃｌｋ為外部時(shí)鐘（如晶振）

ｖａｒｉａｂｌｅ ｔｅｍｐ,ｆｅｎ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０);?

ｃｏｎｓｔａｎｔ ｔｅｍｐ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０):＝“１１１１１１１１１１１１１１１１”;

ｖａｒｉａｂｌｅ ａ:ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｆｅｎ:＝ｔｅｍｐ１－ｆｅｎ_ｉｎ; －－使分頻后的頻率正比于頻率控制字

ｉｆ ｃｌｋ＝‘１’ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ

ｉｆ ｔｅｍｐ＝(‘０’＆ｆｅｎ（１５ ｄｏｗｎ ｔｏ １）) ｔｈｅｎ －－相當于除２運算

ａ:＝ｎｏｔ ａ;

ｔｅｍｐ:＝ｔｅｍｐ＋１;

ｅｌｓｉｆ ｔｅｍｐ＝ｆｅｎ ｔｈｅｎ

ａ:＝ｎｏｔ ａ;

ｔｅｍｐ:＝“００００００００００００００００”;

ｅｌｓｅ

ｔｅｍｐ:＝ｔｅｍｐ＋１;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｆｅｎ ｏｕｔ＜＝ａ; －－ｆｅｎ ｏｕｔ 為輸入時(shí)鐘的頻率ｆｅｎ倍分頻

ｅｎｄ ｐｒｏｃｅｓｓ;

３．３ 尋址計數器設計

尋址計數器主要用于產(chǎn)生對ＲＯＭ尋址輸出波形數據的尋址信號，尋址空間為３６０字節，具體的程序代碼如下：

ｐｒｏｃｅｓｓ(ｃｌｋ)

ｖａｒｉａｂｌｅ ｔｅｍｐ:ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ３５９;

ｂｅｇｉｎ

ｉｆ ｃｌｋ＝‘１＇ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ

ｉｆ ｔｅｍｐ＜３５９ ｔｈｅｎ

ｔｅｍｐ:＝ｔｅｍｐ＋１;

ｅｌｓｅ

ｔｅｍｐ:＝０;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ａｄｒｅｓｓ＜＝ｔｅｍｐ;

ｅｎｄ ｐｒｏｃｅｓｓ;

３．４ 模３６０加法器設計

此模塊用來(lái)產(chǎn)生１２０的相移，以形成三相相差為１２０的輸出波形。由于尋址空間為３６０字節，故在輸出尋址數大于３６０時(shí)，須對３６０取模。程序如下：

ｐｒｏｃｅｓｓ(ａｄｒｅｓｓ_ｉｎ)

ｖａｒｉａｂｌｅ ｔｅｍｐ?ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ５１１;

ｂｅｇｉｎ

ｔｅｍｐ:＝ａｄｒｅｓｓ ｉｎ＋１２０;－－相移１２０

ｉｆ ｔｅｍｐ＜３６０ ｔｈｅｎ;

ａｄｒｅｓｓ ｏｕｔ＜＝ｔｅｍｐ?

ｅｌｓｅ

ａｄｒｅｓｓ_ｏｕｔ＜＝ｔｅｍｐ－３６０;－－綜合工具不支持取模運算，故采用減法器來(lái)實(shí)現

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ;

３．５ 查找表ＲＯＭ設計

此模塊主要用于存儲各種波形數據，以便通過(guò)尋址計數器尋址輸出并經(jīng)Ｄ／Ａ轉換來(lái)輸出各種波形，其中包括正弦波、三角波、方波以及鋸齒波。代碼如下：

ｐｒｏｃｅｓｓ(ａｄｒｅｓｓ,ｓｅｌ)

ｂｅｇｉｎ

ｉｆ ｓｅｌ＝“００” ｔｈｅｎ －－ｓｅｌ為波形選擇端口，選擇輸出波形，００為正弦波

ｃａｓｅ ａｄｒｅｓｓ ｉｓ

ｗｈｅｎ ０００＝＞ｄａｔａ＜＝０; ｗｈｅｎ ００１＝＞ｄａｔａ＜＝４; ．．．．．．－－正弦波查找表

ｗｈｅｎ ｏｔｈｅｒｓ＝＞ｎｕｌｌ;

ｅｎｄ ｃａｓｅ;

ｅｌｓｅ ｉｆ ｓｅｌ＝“０１” ｔｈｅｎ －－０１輸出方波，

ｉｆ ａｄｒｅｓｓ＜１８０ ｔｈｅｎ

ｄａｔａ＜＝２５５;

ｅｌｓｅ

ｄａｔａ＜＝０;

ｅｎｄ ｉｆ;

ｅｌｓｅ ｉｆ ｓｅｌ＝“１０” ｔｈｅｎ －－鋸齒波

ｄａｔａ＜＝ａｄｒｅｓｓ／２;

ｅｌｓｅ －－三角波

ｉｆ ａｄｒｅｓｓ＜１８０ ｔｈｅｎ

ｄａｔａ＜＝ａｄｒｅｓｓ;

ｅｌｓｅ

ｄａｔａ＜＝ａｄｒｅｓｓ－１８０;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ;

由以上各模塊組成的三相波形發(fā)生器原理圖如圖３所示。

４　結束語(yǔ)

此方案可以方便地輸出多種三相波形，而且，由于ＣＰＬＤ具有可編程重置特性，因而可以方便地改變控制方式或更換波形數據，而且簡(jiǎn)單易行，易于系統升級，同時(shí)具有很高的性?xún)r(jià)比。