LPI雷達多波形設計分析與實(shí)現

2 基本原理
2．1 tan調制信號
以tan調制信號(圖1)為例，說(shuō)明一般NLFM信號的篩選過(guò)程。由于tan函數在接近π／2時(shí)信號上升較快，為了降低非線(xiàn)性信號的多普勒頻移敏感度，定義調頻函數為：

選擇在線(xiàn)性度較好的(一π／4，π/4)區間內作調頻。為了處理簡(jiǎn)便，設中頻f0=0，則信號的復數形式為：

式中：τ為時(shí)寬，τ=0～20μs；B為帶寬，B=5 MHz，采樣頻率fs=2B。

對匹配濾波器采用hamming窗進(jìn)行時(shí)域加權。圖2給出tan調制信號在0．001B．0．0lB多普勒頻移下的脈壓結果。

由圖1可見(jiàn)，tan調制采用線(xiàn)性度較好的區間，脈壓結果與線(xiàn)性調頻非常接近，這樣可大大降低多普勒敏感度。雖然，在非常大的頻移下，略微增大tan調制主瓣的寬度，但因tan調制有較高的主旁瓣比，極易于處理。讓該信號分時(shí)結合多脈沖，多波形的雷達信號，這樣有助于提高雷達的反截獲和防干擾能力，其性能仿真基本滿(mǎn)足雷達日常工作的需求。
2．2 DDS原理
直接數字頻率合成器(Direct Digital Synthesizer，簡(jiǎn)稱(chēng)DDS)是一種從相位概念出發(fā)直接合成所需波形的頻率合成技術(shù)。它由相位累加器、加法器、波形存儲ROM、D／A轉換器和低通濾波器(LPF)構成。圖3給出DDS的原理框圖。

圖中：K為頻率控制字；P為相位控制字；fc為參考時(shí)鐘頻率；N為相位累加器的字長(cháng)：D為ROM數據位及D／A轉換器的字長(cháng)。相位累加器在fc的控制下以步長(cháng)K作累加，輸出的N位二進(jìn)制碼在相位控制字P、波形控制字W相加后作為波形ROM的地址，對波形ROM尋址，波形ROM輸出D位的幅度碼S(n)經(jīng)D／A轉換器變成階梯波S(t)，再經(jīng)低通濾波器濾波即可得到合成的信號波形。該合成信號波形取決于波形ROM中存儲的幅值碼，因此采用DDS能夠產(chǎn)生任意波形。

3 硬件設計
該系統硬件設計正是基于DDS原理設計的，其主控制器采用ADI公司的高性能DSP處理器AD-SP-BF531。該器件具有以下特點(diǎn)：較高的工作速度，可提高波形轉換速度，縮短轉換時(shí)間；最高時(shí)鐘頻率為400 MHz；采用雙處理單元結構，32位定點(diǎn)處理器；內部集成84 K字節SRAM存儲器；具有PPI／GPIO、UART并行接口和SPI接口。該器件的工作原理是：接收計算機發(fā)送的雷達信號參數，經(jīng)計算處理后產(chǎn)生DDS的控制參數和時(shí)序參數?？刂茀礐SR，CFR，CTWO，LSR，RDW等通過(guò)DSP的SPI接口發(fā)送至DDS；時(shí)序控制參數(脈沖重復周期和脈沖寬度)通過(guò)DSP的并行總線(xiàn)發(fā)送至系統分時(shí)序控制器EP2C20型FPGA。FPGA產(chǎn)生DDS的UPDATE信號和線(xiàn)性調頻方向控制信號PSI和PS2。DDS的參考時(shí)鐘設置為單端輸入(20 MHz)，其內部通過(guò)FRl寄存器倍頻至400 MHz，作為DDS的系統時(shí)鐘。DDS的AVDD引腳接1．8 V模擬電壓，DVDD引腳接1．8 V數字電壓，DVDD―I／O引腳接3．3 V數字電壓，其參考時(shí)鐘置為單端輸入，一端接20 MHz時(shí)鐘，另一端接地。圖4給出該系統硬件設計結構框圖。

由于DDS是波形產(chǎn)生器的核心，其工作模式靈活，控制方式復雜，在權衡波形產(chǎn)生器的要求后，選用ADI公司的高性能AD9958型DDS，其特性：最高工作時(shí)鐘頻率為500 MHz；雙通道DDS；內置10位、速率高達500MS／s的D／A轉換器；當輸出頻率為40 MHz時(shí)，相位噪聲小于142 dB@l kHz；32位可編程頻率寄存器；14位相位偏移分辨率；10位輸出幅值控制分辨率；SPI控制接口。AD9958采用先進(jìn)的DDS技術(shù)，結合高速、高性能D／A轉換器可構成數字編程的高頻合成器，產(chǎn)生200MHz頻率的模擬輸出正弦波。頻率調制和控制字可通過(guò)串行控制端口加載到AD9958。圖5給出DDS的連接電路圖。