基于A(yíng)D9958多波形雷達信號源軟硬件的設計

2 AD9958及參數設置
AD9958是Analog Devices公司生產(chǎn)的一款高性能、動(dòng)態(tài)特性?xún)?yōu)異、可雙路輸出的DDS器件，每路可單獨控制頻率，相位/幅度。內部集成了10 bit的輸出幅度控制，內部工作頻率高達500 MHz，使其可產(chǎn)生最高頻率為250 MHz的雙路信號。其內部有許多用于控制輸出信號參數的控制寄存器，具有32位頻率調整分辨率、14位相位失調分辨率、lO位輸出幅度可縮放分辨率，有增強數據吞吐率的串行SPI口?？晒ぷ饔诙喾N模式，支持器件手冊中介紹的單頻信號模式(single-tone)、調制模式(moolulation mode)、線(xiàn)性?huà)哳l模式(1inearsweep)以及混合信號模式。
對于單頻信號模式，其復數表達式為：

式中，A為信號幅度，ψ為信號初始相位，f0為信號頻率。
采用這3個(gè)參數完全描述單頻信號。雙通道AD9958與這3個(gè)參數有關(guān)的寄存器分別為信道頻率控制字(CTW0)、信道相位補償字(CPW0)、幅度控制字(ACR)3個(gè)寄存器以及通道控制寄存器(CSR)，可產(chǎn)生雙通道正交信號，控制如下：

AD9958中需要設置初始頻率、終止頻率、調頻斜率K確定一個(gè)線(xiàn)性調頻信號。其中，起始頻率和終止頻率分別置于頻率控制字寄存器CTW0和CTWl，在線(xiàn)性調頻信號中，最主要的設置就是其調頻斜率以及掃頻方向，在線(xiàn)性?huà)哳l模式
中，頻率累加器使輸出頻率從一個(gè)可編程低頻梯變成可編程高頻；或從一個(gè)可編程高頻梯變成可編程低頻。低頻存入profile O，高頻存人profile l。此時(shí)AD9958專(zhuān)門(mén)根據掃頻方向(正／負)分別提供了上升步進(jìn)頻率控制字寄存器(RDW)和上升掃頻時(shí)間控制字寄存器(RSRR)，以及與其對應的下降步進(jìn)頻率控制字寄存器(FDW)和下降掃頻時(shí)間控制字寄存器(FSRR)，其掃頻方向通過(guò)P1，P2腳單獨控制，P1控制通道O，P2控制通道1，高電平表示掃頻方向為正，低電平表示掃頻方向為負。給出掃頻方向表示為正的線(xiàn)性調頻脈沖信號相關(guān)公式為：

式中，SYNC_CLK為系統時(shí)鐘的4分頻。
對于相位編碼脈沖信號，在此不給出其數學(xué)表達式，只需理解其主要是對相位的選擇(0相位或180相位)即可，后邊將給出編碼方式為巴克碼和最長(cháng)線(xiàn)性移位碼的脈沖調制信號，對于A(yíng)D9958，用P0一P3引腳電平控制相位選擇，高電平輸出相位π，低電平輸出相位0。

3 系統硬件設計
AD9958產(chǎn)生的雷達信號源其原理框圖如圖1所示。系統主要指標參數是：脈寬為5～250μs，脈沖重復周期為0．5～10 ms，帶寬為1～10 MHz，可產(chǎn)生簡(jiǎn)單脈沖、線(xiàn)性調頻以及相位編碼調制中頻雷達信號。其中對于線(xiàn)性調頻信號調頻斜率正負可選；對于相位編碼，編碼形式可選。

3．1 器件選型
DSP作為該系統的核心，采用ADI公司BLACKFIN系列的32位定點(diǎn)處理器ADSP―BF531，其最高系統時(shí)鐘頻率為400 MHz，BF531具有外圍SPI接口和較多的可編程I／0引腳，對DDS控制有利。
FPGA部分可根據實(shí)際需要綜合考慮性?xún)r(jià)比，系統選用Altera公司CycloneII系列的EP2C8。系統工作時(shí)，DSP，FPGA與AD9958 3者關(guān)系為：通信參數由前端LCD顯示模塊控制，通過(guò)UART送至DSP以決定系統產(chǎn)生波形的類(lèi)型及參數。DSP中將通信參數解析計算為DDS所需的各種控制字，并通過(guò)DSP的SPI接口打入DDS內部寄存器。FPGA作為整個(gè)系統的時(shí)序控制器為DSP、DDS提供參考時(shí)鐘，并接收DSP通過(guò)并行總線(xiàn)發(fā)送的時(shí)序控制參數，以及可編程端口(GPIO)發(fā)送的波形類(lèi)控制信號，根據其中的時(shí)序控制參數(包括脈沖重復周期值和脈沖寬度值)產(chǎn)生DSP中斷信號，以中斷DSP。DSP在中斷服務(wù)子程序中進(jìn)行頻率字的計算和發(fā)送。下面介紹FPGA作為整個(gè)系統的時(shí)序控制器時(shí)，如何產(chǎn)生各種時(shí)序控制信號。