半導體搶入16/14nm FinFET制程 業(yè)者掠地

　　EDA業(yè)者正大舉在FinFET市場(chǎng)攻城掠地。隨著(zhù)臺積電、聯(lián)電和英特爾(Intel)等半導體制造大廠(chǎng)積極投入16/14奈米FinFET制程研發(fā)，EDA工具開(kāi)發(fā)商也亦步亦趨，并爭相發(fā)布相應解決方案，以協(xié)助IC設計商克服電晶體結構改變所帶來(lái)的新挑戰，卡位先進(jìn)制程市場(chǎng)。

　　16/14奈米(nm)先進(jìn)制程電子設計自動(dòng)化(EDA)市場(chǎng)戰火正式點(diǎn)燃。相較起28/20奈米制程，16/14奈米以下制程采用的鰭式場(chǎng)效電晶體(FinFET)結構不僅提升晶片設計困難度(圖1)，更可能拖累產(chǎn)品出貨時(shí)程，為協(xié)助客戶(hù)能突破FinFET制程設計瓶頸，EDA廠(chǎng)商不約而同發(fā)布針對FinFET制程的最新解決方案，欲于新一波的晶片設計商機中迅速擴大市占。

　　與平面電晶體結構不同的FinFET制程，將帶給IC設計商另一波挑戰

　　例如益華(Cadence)即針對28奈米以下制程及FinFET制程發(fā)布最新版Virtuoso布局(Layout)設計套件，該套件具備電子意識設計(ElectricallyAwareDesign,EAD)功能，可以協(xié)助行動(dòng)裝置積體電路(IC)設計商縮短產(chǎn)品設計周期并提高客制IC效能。

　　新思科技(Synopsys)則是攜手聯(lián)電宣布兩家公司的合作已獲得初步成果;聯(lián)電采用新思科技DesignWare邏輯庫IP組合和Galaxy實(shí)作平臺StarRC寄生參數提取工具，成功完成聯(lián)電第一個(gè)14奈米FinFET制程驗證工具設計定案。

　　益華客制IC與仿真(Simulation)產(chǎn)品管理資深團隊總監WilburLuo(圖2)表示，半導體制程由28奈米演進(jìn)至16/14奈米FinFET制程的過(guò)程中，IC設計商會(huì )面臨愈來(lái)愈嚴重的電致遷移(Electromigration,EM)問(wèn)題以及布局依賴(lài)效應，加上先進(jìn)制程設計規則多且復雜，將導致IC設計工程師在設計和驗證數十億電晶體的同時(shí)，也面臨龐大的上市時(shí)程壓力。

　　為協(xié)助客戶(hù)順利克服FinFET制程挑戰，益華發(fā)表新Virtuoso設計套件，該套件可針對電致遷移問(wèn)題，在工程師繪制布局時(shí)提出分析及警告，讓工程師即時(shí)更正其設計;此外，Virtuoso設計套件亦具備在類(lèi)比設計環(huán)境的仿真過(guò)程中擷取電流、電壓資訊，并傳送至布局環(huán)境的能力。

　　另一方面，Virtuoso設計套件可實(shí)現部分布局(PartialLayout)功能，亦即工程師可直接在布局設計過(guò)程中即時(shí)電子化分析、模擬、驗證內部連結，以確保其布局架構正確(圖2)。該設計功能讓工程師減少其設計往返(Iteration)時(shí)間，以及避免其晶片過(guò)度設計(OverDesign)，進(jìn)而導致耗電高、影響晶片效能，及占位空間增加等問(wèn)題。

　　在EDA設計工具的幫助下，工程師可在設計周期中提早發(fā)現問(wèn)題并及時(shí)解決

　　Luo指出，博通(Broadcom)已于28奈米制程實(shí)際使用Virtuoso布局套件，而其通訊晶片在提高效能表現與縮小尺寸之余，更受惠于Virtuoso部分布局功能，而較上一代晶片縮短30%的設計時(shí)程。他認為，未來(lái)IC設計商在FinFET制程世代將面臨更嚴峻的挑戰，而Virtuoso設計套件的角色也將更加吃重。

　　另一方面，臺積電也宣布將擴大與益華在Virtuoso設計平臺上的合作關(guān)系，以設計和驗證其先進(jìn)制程矽智財(IP)，同時(shí)，臺積電亦將以SKILL為基礎的制程設計套件(PDKs)擴大應用于16奈米制程，以實(shí)現Virtuoso設計平臺的色彩意識布局(Color-awareLayout)、先進(jìn)繞線(xiàn)(AdvancedRouting)和自動(dòng)對準(Auto-alignment)等功能。

　　事實(shí)上，不僅臺積電在FinFET制程布局上煞費苦心，臺灣另一家晶圓代工廠(chǎng)聯(lián)電，亦已于6月底完成首款14奈米FinFET制程驗證工具的設計定案，而新思科技正是協(xié)助其設計的重要功臣。

　　新思提供關(guān)鍵IP聯(lián)電14nm制程達陣

　　聯(lián)電市場(chǎng)行銷(xiāo)副總郭天全表示，此次設計定案的成功，是聯(lián)電技術(shù)研發(fā)的重要里程碑，聯(lián)電的目標是提供客戶(hù)高競爭力的FinFET技術(shù)解決方案，協(xié)助客戶(hù)產(chǎn)品走在技術(shù)前端。聯(lián)電選擇新思科技做為此次重要合作伙伴，原因在于新思科技在FinFET領(lǐng)域的專(zhuān)業(yè)，以及在先進(jìn)制程開(kāi)發(fā)DesignWare矽智財的豐富經(jīng)驗。此次合作成果將可大大嘉惠IC設計公司，為客戶(hù)帶來(lái)功耗、效能、成本等各面向的產(chǎn)品競爭力。

　　新思科技矽智財與系統行銷(xiāo)副總JohnKoeter表示，新思科技致力于開(kāi)發(fā)開(kāi)發(fā)通過(guò)驗證的FinFET矽智財與IC設計工具，可協(xié)助聯(lián)電認證關(guān)鍵制程和矽智財測試結構，藉此降低IC設計公司整合產(chǎn)品的風(fēng)險，并且加速其產(chǎn)品的量產(chǎn)時(shí)程。

　　據了解，聯(lián)電將在2015年量產(chǎn)首批產(chǎn)品，緊追英特爾(Intel)及臺積電的腳步。事實(shí)上，由于FinFET制程具備高效能、低功耗，以及比平面互補式金屬氧化物半導體(CMOS)制程較低的數據保留電壓等優(yōu)勢，因而成為IC設計公司高度重視的先進(jìn)制程節點(diǎn)。

　　新思科技制程驗證工具將提供初期數據，讓聯(lián)電得以調整其14奈米FinFET制程，藉以得到最佳化功耗、性能和裸晶(Die)面積。同時(shí)，新思科技驗證工具也提供制程檢視數據，讓聯(lián)電FinFET模擬模型與矽制程結果具更高關(guān)聯(lián)性。

　　新思科技DesignWareFinFET邏輯庫矽智財(IP)組合包括高速、高密度、低功耗的標準元件(StandardCell)，內含多重臨界電壓(VoltageThreshold)工具并支援多重通道長(cháng)度，以降低漏電流(圖3)。

　　完善的IP組合是確保IC設計品質(zhì)的重要工具

　　另一方面，新思科技StarRC(Resistance/Capacitance)寄生參數提取工具提供14奈米先進(jìn)擷取技術(shù)，該技術(shù)奠基于FinFET元件特有的三維(3D)模型。StarRC工具具備可精準描述FinFET電晶體擷取資料的獨特能力，因此，其嵌入式解決工具可產(chǎn)生最高精度的電阻/電容寄生模型，讓IP開(kāi)發(fā)商能夠優(yōu)化產(chǎn)品高效能及低功耗特色。

　　至于明導國際(MentorGraphics)也已于5月獲得臺積電認證16奈米FinFET驗證工具，并與三星(Samsung)共同策畫(huà)14奈米制程處理設計套件。

　　顯而易見(jiàn)，各大EDA廠(chǎng)及晶圓廠(chǎng)的目光已全面集中于16/14奈米FinFET制程的龐大商機，并且在先進(jìn)制程的設計過(guò)程中，雙方不僅須加強自身產(chǎn)品競爭力，更須仰賴(lài)跟彼此的資源交換、互通有無(wú)，才能搶先于競爭對手之前交付客戶(hù)最理想的解決方案。